CN106057765A - 半导体封装结构和其制造方法 - Google Patents

半导体封装结构和其制造方法 Download PDF

Info

Publication number
CN106057765A
CN106057765A CN201610223154.6A CN201610223154A CN106057765A CN 106057765 A CN106057765 A CN 106057765A CN 201610223154 A CN201610223154 A CN 201610223154A CN 106057765 A CN106057765 A CN 106057765A
Authority
CN
China
Prior art keywords
major part
insulator
semiconductor die
ledge
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610223154.6A
Other languages
English (en)
Other versions
CN106057765B (zh
Inventor
陈瑭原
高金利
陈国华
陈明宏
陈道隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN106057765A publication Critical patent/CN106057765A/zh
Application granted granted Critical
Publication of CN106057765B publication Critical patent/CN106057765B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H01L2224/32502—Material at the bonding interface comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体封装结构和其制造方法。所述半导体封装结构包含引线框和半导体裸片。所述引线框包含主要部分和突出部分。所述半导体裸片被接合到所述主要部分的第一表面。所述突出部分从所述主要部分的第二表面突出。所述突出部分的位置对应于所述半导体裸片的位置。

Description

半导体封装结构和其制造方法
技术领域
本发明涉及一种半导体封装结构和其制造方法。具体来说，本发明涉及一种包含经改良引线框的半导体封装结构和其制造方法。
背景技术
一般来说，可使用引线框来制造塑料半导体封装结构。举例来说，塑料半导体封装结构可包含附接到引线框且包封在塑料包封物中的半导体裸片。引线框在模制过程期间用于支撑半导体裸片，且可为经完成的半导体封装提供内部迹线和终端引线。
然而，归因于(例如)在制造温度下引线框与半导体裸片之间的热膨胀系数(CTE)失配，半导体裸片到引线框的附接可导致弯曲和裸片开裂。因为半导体工业中的设计趋势包含半导体产品的重量减轻和小型化，所以可将引线框制得更薄以产生较小且较轻的半导体产品；然而，弯曲可相对应地增加。
另外，对于经包封在塑料包封物中的半导体裸片，在操作期间由半导体裸片产生的热量可能不高效耗散，此可降低半导体封装的寿命。
发明内容
本发明的一方面涉及一种半导体封装结构。在实施例中，半导体封装结构包含引线框和半导体裸片。引线框包含主要部分和突出部分。主要部分具有第一表面和第二表面。突出部分从主要部分的第二表面突出。半导体裸片被接合到主要部分的第一表面。突出部分的位置对应于半导体裸片的位置。
本发明的另一方面涉及一种半导体封装结构。在实施例中，半导体封装结构包含引线框和半导体裸片。引线框在第一位置处具有第一厚度且在第二位置处具有第二厚度。第一位置不同于第二位置。第一厚度大于第二厚度。半导体裸片被接合到引线框。第一位置对应于半导体裸片的位置。
本发明的另一方面涉及一种制造半导体封装结构的方法。在实施例中，所述方法包含(a)提供引线框；(b)移除引线框的一部分，使得引线框包含主要部分和突出部分，其中主要部分具有第一表面和第二表面，且突出部分从主要部分的第二表面突出；(c)将半导体裸片接合到主要部分，其中突出部分的位置对应于半导体裸片的位置；(d)形成第一绝缘体以覆盖半导体裸片和主要部分的第一表面的一部分；以及(e)在第一绝缘体上形成导电图案，其中导电图案电连接到半导体裸片。
本发明的另一方面涉及一种形成半导体封装结构的方法。在实施例中，所述方法包含(a)提供具有第一表面和第二表面的主要部分；(b)将半导体裸片接合到主要部分；(c)形成第一绝缘体和第二绝缘体，其中第一绝缘体覆盖半导体裸片和主要部分的第一表面的一部分，且第二绝缘体覆盖主要部分的第二表面；(d)在第二绝缘体中形成至少一个开口以暴露主要部分的第二表面的一部分；(e)用导电材料(例如，金属或金属合金)填充开口以形成突出部分，其中突出部分的位置对应于半导体裸片的位置；以及(f)在第一绝缘体上形成导电图案，其中导电图案电连接到半导体裸片。
附图说明
图1为根据本发明的实施例的半导体封装结构的横截面图。
图2A为根据本发明的实施例的图1中所说明的半导体封装结构的部分仰视图。
图2B为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2C为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2D为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2E为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2F为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2G为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2H为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2I为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2J为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2K为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2L为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2M为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2N为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图2O为根据本发明的另一实施例的图1中所说明的半导体封装结构的部分仰视图。
图3为根据本发明的另一实施例的半导体封装结构的横截面图。
图4为根据本发明的另一实施例的半导体封装结构的横截面图。
图5为根据本发明的另一实施例的半导体封装结构的横截面图。
图6A、图6B、图6C、图6D、图6E、图6F和图6G说明根据本发明的实施例的制造半导体封装结构的方法。
图7A、图7B、图7C和图7D说明根据本发明的另一实施例的制造半导体封装结构的方法。
图8A、图8B、图8C、图8D、图8E、图8F、图8G和图8H说明根据本发明的另一实施例的制造半导体封装结构的方法。
图9A、图9B、图9C、图9D、图9E、图9F和图9G说明根据本发明的另一实施例的制造半导体封装结构的方法。
贯穿图式和详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
具体实施方式
相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“之上”、“之下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”“下部”、“上部”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1为根据本发明的实施例的半导体封装结构1的横截面图。半导体封装结构1包含引线框10、接合层22、一或多个半导体裸片26、一或多个第一互连结构401、一或多个第二互连结构402、一或多个第一绝缘体23、一或多个第二绝缘体24、一或多个第三绝缘体25、第一导电图案41、绝缘层50、一或多个导电连接52和金属层42。
引线框10包含主要部分11和一或多个突出部分12，且界定沟槽13。引线框10的材料为(例如)铜或其它金属或金属合金。引线框10的主要部分11具有第一表面11a和第二表面11b。主要部分11的第二表面11b与主要部分11的第一表面11a相对。第一表面11a是半导体裸片26所接合在其上的表面。在此实施例中，一体地形成主要部分11和突出部分12。举例来说，引线框10可经蚀刻以形成从主要部分11突出的突出部分12。突出部分12定位于半导体裸片26之下。引线框10的突出部分12具有第三表面12b。引线框10在对应于突出部分12和半导体裸片26的位置的第一位置处具有第一厚度T1，且在第二位置处具有第二厚度T2。第一位置不同于第二位置，且第一厚度T1大于第二厚度T2。在此实施例中，第一厚度T1与第二厚度T2之间的差在约10μm到约50μm的范围内。突出部分12可为来自仰视图的图案，如下文关于图2A到2O中所说明的实例所论述。沟槽13延伸穿过主要部分11。
半导体裸片26经由接合层22接合到主要部分11的第一表面11a。半导体裸片26具有作用面26a、背面26b和安置在作用面26a上的一或多个接合垫28。在一些实施例中，通过共晶接合经由接合层22将半导体裸片26的背面26b接合到主要部分11的第一表面11a。接合层22可包含金、锡或其共晶合金。
第一绝缘体23覆盖半导体裸片26和引线框10的主要部分11的第一表面11a的一部分。第一绝缘体23界定一或多个第一开口231以暴露半导体裸片26的接合垫28，且界定一或多个第二开口232以暴露主要部分11的第一表面11a。第一绝缘体23的材料可为(例如)聚丙烯或其它适合的绝缘体材料。第一互连结构401安置在第一开口231中，且第二互连结构402安置在第二开口232中。第一导电图案41安置在第一绝缘体23上，经由第一互连结构401电连接到半导体裸片26的接合垫28，且经由第二互连结构402电连接到主要部分11的第一表面11a。第一导电图案41、第一互连结构401和第二互连结构402的材料可为相同的或可为不同的。举例来说，第一导电图案41、第一互连结构401和第二互连结构402中的一或多者的材料可为铜或其它金属或金属合金。在一些实施例中，大体上在同一时间使用同一材料(例如)通过电镀形成第一导电图案41、第一互连结构401和第二互连结构402。在其它实施例中，由不同材料且/或在不同时间形成第一导电图案41、第一互连结构401和第二互连结构402。
绝缘层50覆盖第一绝缘体23和第一导电图案41，且界定一或多个开口501以暴露第一导电图案41的一部分。在一些实施例中，绝缘层50的材料为焊料掩模；然而，可另外或替代地使用其它绝缘材料。将导电连接52(例如，焊料球)安置在第一导电图案41的所暴露部分上的开口501中，以用于外部连接。
第二绝缘体24覆盖引线框10的主要部分11的第二表面11b的一部分，且具有开口241，引线框10的突出部分12安置在开口241中。第二绝缘体24具有第四表面24b。将第三绝缘体25安置在沟槽13中。在一些实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25为同一材料，例如聚丙烯或其它适合的绝缘体材料。在其它实施例中，可由不同材料形成第一绝缘体23、第二绝缘体24和第三绝缘体25。引线框10的突出部分12从第二绝缘体24暴露。应注意，开口241可为对应于来自仰视图的突出部分12的配置的图案。在一些实施例中，突出部分12的第三表面12b大体上与第二绝缘体24的第四表面24b共面。金属层42覆盖突出部分12的第三表面12b和第二绝缘体24的第四表面24b。可(例如)通过电镀(例如，通过铜电镀)形成金属层42。
在图1的实施例中，引线框10的突出部分12的位置对应于半导体裸片26的位置，使得引线框10在半导体裸片26之下更厚。以此方式，在半导体裸片26之下的引线框10的硬度和强度增加，在半导体裸片26被附接时提供引线框10的减少的弯曲，且进而降低在制造温度下半导体裸片26开裂的概率。另外，将半导体裸片26附接到主要部分11的第一表面11a，且金属层42接触突出部分12的第三表面12b。因此，可经由引线框10和金属层42耗散在操作期间由半导体裸片26产生的热量。
图2A到2O说明根据本发明的实施例的图1中所说明的半导体封装结构1的部分仰视图，其中从图示中省去金属层42以展示突出部分12和第二绝缘体24。在图2A到2O中的每一者中，借助于实例说明突出部分12的图案；在其它实施例中，可实施其它图案。此外，半导体封装结构可包含突出部分12的两个或两个以上不同图案，例如图2A到2O中所说明的图案中的两者或两者以上。
图2A将突出部分12说明为包含沿第一方向延伸的平行条带的图案。
图2B将突出部分12说明为包含沿第二方向延伸的平行条带的图案，且第二方向不同于(例如，垂直于)第一方向。
图2C将突出部分12说明为包含形成第一类型的栅格的十字条带的图案。
图2D将突出部分12说明为包含形成第二类型的栅格的十字条带的图案(例如，类似于围栏)。
图2E将突出部分12说明为包含形成框架内的十字条带的图案。
图2F将突出部分12说明为包含形成框架内的平行条带的图案。
图2G将突出部分12说明为包含两个非垂直交叉条带的图案。
图2H将突出部分12说明为包含两个垂直交叉条带的图案。
图2I将突出部分12说明为包含以阵列布置的圆形结构的图案。
图2J将突出部分12说明为包含螺旋形条带的图案。
图2K将突出部分12说明为包含交替方向(例如，以蛇形图案)的条带的图案。
图2L将突出部分12说明为包含菱形形状的图案。
图2M将突出部分12说明为包含正方形形状的图案。
图2N将突出部分12说明为包含与条带互连的圆形的图案。
图2O将突出部分12说明为包含圆形形状的图案。
图3为根据本发明的另一实施例的半导体封装结构2的横截面图。半导体封装结构2类似于图1中所说明的半导体封装结构1，但半导体封装结构2进一步包含中间绝缘层60、一或多个第三互连结构403和第二导电图案43。中间绝缘层60被安置在第一绝缘体23与绝缘层50之间，且具有一或多个开口601以暴露第一导电图案41的一部分。第三互连结构403安置在开口601中。第二导电图案43被安置在中间绝缘层60上，且经由第三互连结构403电连接到第一导电图案41。在一些实施例中，大体上在同一时间(例如)通过电镀由同一材料形成第二导电图案43和第三互连结构403。在其它实施例中，由不同材料且/或在不同时间形成第二导电图案43和第三互连结构403。第二导电图案43和/或第三互连结构403的材料为(例如)铜或其它金属或金属合金。
绝缘层50覆盖中间绝缘层60和第二导电图案43，且界定一或多个开口501以暴露第二导电图案43的一部分。绝缘层50的材料为(例如)焊料掩模或其它适合的绝缘材料。将导电连接52(例如，焊料球)安置在第二导电图案43的所暴露部分上的相应开口501中，以用于外部连接。
图4为根据本发明的另一实施例的半导体封装结构3的横截面图。半导体封装结构3类似于图1中所说明的半导体封装结构1，但并非一体地形成引线框10的主要部分11和突出部分12。举例来说，通过在主要部分11上添加导电材料(例如，金属或金属合金)(例如，通过使用铜电镀工艺)来形成突出部分12。在图4的非整体实施例中，突出部分12具有第三表面12b和与第三表面12b相对的五表面12a。将突出部分12的第五表面12a安置在主要部分11的第二表面11b上。
图5为根据本发明的另一实施例的半导体封装结构4的横截面图。半导体封装结构4类似于图1中所说明的半导体封装结构1，但主要部分11进一步具有凹陷在主要部分11的第一表面11a之下的一或多个腔室11c，且将半导体裸片26安置在腔室11c中且接合到腔室11c的底壁。在一些实施例中，通过蚀刻引线框10的第一表面的一部分形成腔室11c，且腔室11c可经设定大小以部分或完全容纳半导体裸片26。因为半导体裸片26被安置在腔室11c中，所以半导体封装结构4的总厚度减少。在图5中所展示的实施例中，接合垫28的顶部表面大体上与主要部分11的第一表面11a共面，因此，第一开口231的配置与第二开口232的配置相同，其促进孔形成过程(例如，钻孔过程)。
图6A到6G说明根据本发明的实施例的制造半导体封装结构的方法。
参考图6A，提供引线框10。引线框10具有上部表面10a和与上部表面10a相对的下部表面10b。引线框10的材料为(例如)铜或其它金属或金属合金。
参考图6B，移除引线框10的一部分，使得引线框10包含主要部分11、突出部分12和沟槽13。主要部分11具有第一表面11a和第二表面11b。第二表面11b与第一表面11a相对。突出部分12从主要部分11的第二表面11b突出。在此实施例中，通过蚀刻引线框10的下部表面10b的一部分形成突出部分12。突出部分12具有第三表面12b。引线框10在对应于突出部分12位置的第一位置处具有第一厚度T1，且在第二位置处具有第二厚度T2。第一位置不同于第二位置，且第一厚度T1大于第二厚度T2。在此实施例中，第一厚度T1与第二厚度T2之间的差在约10μm到约50μm的范围内。突出部分12可为来自仰视图的图案，例如图2A到2O中所说明的图案中的一或多者。沟槽13延伸穿过主要部分11。
参考图6C，使用接合层22将半导体裸片26接合到主要部分11的第一表面11a。半导体裸片26的位置对应于突出部分12的位置。半导体裸片26具有作用面26a、背面26b和安置在作用面26a上的一或多个接合垫28。在一些实施例中，通过共晶接合经由接合层22将半导体裸片26的背面26b接合到主要部分11的第一表面11a。接合层22可包含金、锡或其共晶合金。
参考图6D，形成第一绝缘体23以覆盖半导体裸片26和主要部分11的第一表面11a的一部分。形成第二绝缘体24以覆盖主要部分11的第二表面11b的一部分，使得第二绝缘体24中的开口241暴露突出部分12。第二绝缘体24具有第四表面24b。在沟槽13中形成第三绝缘体25。在一些实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25为同一材料，例如聚丙烯，且大体上在同一时间形成。也就是说，第一绝缘体23进一步进入沟槽13且覆盖主要部分11的第二表面11b的一部分，且突出部分12从第一绝缘体23暴露。在其它实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25可为不同材料且/或在不同时间形成。应注意，开口241可为来自仰视图的对应于突出部分12的配置的图案。
参考图6E，在第一绝缘体23中形成一或多个第一开口231以暴露半导体裸片26的接合垫28，且在第一绝缘体23中形成一或多个第二开口232以暴露主要部分11的第一表面11a。举例来说，通过激光钻孔形成第一开口231和第二开口232。
参考图6F，(例如)通过电镀将导电材料40(例如，铜)安置在第一绝缘体23上且安置在第一开口231和第二开口232中。导电材料40的被安置在第一开口231中的部分被界定为第一互连结构401，且导电材料40的被安置在第二开口232中的部分被界定为第二互连结构402。另外，形成金属层42以覆盖突出部分12的第三表面12b和第二绝缘体24的第四表面24b。在一些实施例中，导电材料40和金属层42为同一材料，且大体上在同一时间形成。在其它实施例中，由不同材料且/或在不同时间形成导电材料40和金属层42。
参考图6G，将导电材料40图案化(例如，通过选择性地蚀刻)以形成第一导电图案41。因此，将导电图案41安置在第一绝缘体23上，经由第一互连结构401电连接到半导体裸片26的接合垫28，且经由第二互连结构402电连接到引线框10的主要部分11的第一表面11a。
接着，可形成绝缘层(例如，图1中的绝缘层50)以覆盖第一绝缘体23和第一导电图案41，且可界定一或多个开口(例如，图1中的开口501)以暴露第一导电图案41的一部分。在一些实施例中，此绝缘层为焊料掩模；然而，可另外或替代地使用其它绝缘材料。接着，可将导电连接(例如，图1中的导电连接52，例如，焊料球)安置在第一导电图案41的所暴露部分上的相应开口中，以用于外部连接。因此，可获得如图1中所展示的半导体封装结构1。
图7A到7D说明根据本发明的另一实施例的制造半导体封装结构的方法。此实施例的方法的初始部分类似于关于图6A到6G描述的部分，且图7A到7D中所说明的方法在关于图6A到6G描述的方法之后。
参考图7A，形成中间绝缘层60以覆盖第一绝缘体23和第一导电图案41。中间绝缘层60的材料可相同于或不同于第一绝缘体23的材料。
参考图7B，在中间绝缘层60上形成一或多个开口601以暴露第一导电图案41的一部分。举例来说，通过激光钻孔形成开口601。
参考图7C，(例如，通过电镀)将导电材料44(例如，铜)安置在中间绝缘层60上和开口601中。导电材料44的被安置在开口601中的部分被界定为第三互连结构403。
参考图7D，将导电材料44图案化(例如，通过选择性地蚀刻)以形成第二导电图案43。因此，将第二导电图案43安置在中间绝缘层60上，且经由第三互连结构403电连接到第一导电图案41。
接着，可形成绝缘层(例如，图3中的绝缘层50)以覆盖中间绝缘层60和第二导电图案43。此绝缘层可界定一或多个开口(例如，图3中的开口501)以暴露第二导电图案43的一部分。在一些实施例中，绝缘层的材料为焊料掩模；然而，可另外或替代地使用其它绝缘材料。接着，可将导电连接(例如，图3中的导电连接52，例如，焊料球)安置在第二导电图案43的所暴露部分上的相应开口中，以用于外部连接。因此，可获得如图3中所展示的半导体封装结构2。
图8A到8H说明根据本发明的另一实施例的制造半导体封装结构的方法。
参考图8A，提供引线框10的主要部分11。主要部分11具有第一表面11a和与第一表面11a相对的第二表面11b。
参考图8B，(例如，通过蚀刻)形成沟槽13以延伸穿过主要部分11。
参考图8C，经由接合层22将一或多个半导体裸片26接合到主要部分11的第一表面11a。半导体裸片26具有作用面26a、背面26b和安置在作用面26a上的一或多个接合垫28。在一些实施例中，通过共晶接合经由接合层22将半导体裸片26的背面26b接合到主要部分11的第一表面11a。接合层22可包含金、锡或其共晶合金。
参考图8D，形成第一绝缘体23以覆盖半导体裸片26和主要部分11的第一表面11a的一部分。形成第二绝缘体24以覆盖主要部分11的第二表面11b的至少一部分。第二绝缘体24具有第四表面24b。在沟槽13中形成第三绝缘体25。在一些实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25为同一材料，例如聚丙烯，且大体上在同一时间形成。也就是说，第一绝缘体23进一步进入沟槽13且覆盖主要部分11的第二表面11b的一部分。在其它实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25可由不同材料形成，且/或在不同时间形成。
参考图8E，在第一绝缘体23中形成一或多个开口，使得第一绝缘体23界定一或多个第一开口231以暴露半导体裸片26的接合垫28，且界定一或多个第二开口232以暴露主要部分11的第一表面11a。举例来说，通过激光钻孔形成第一开口231和第二开口232。
参考图8F，在第二绝缘体24中形成至少一个开口241以暴露主要部分11的第二表面11b的一部分。举例来说，通过激光钻孔形成开口241。开口241的位置对应于相应半导体裸片26的位置。开口241可为来自仰视图的图案。
参考图8G，(例如)通过电镀在第一绝缘体23上且在第一开口231和第二开口232中形成导电材料40(例如，铜)。导电材料40的被安置在第一开口231中的部分被界定为第一互连结构401，且导电材料40的被安置在第二开口232中的部分被界定为第二互连结构402。此外，导电材料40填充开口241以形成引线框10的突出部分12。突出部分12的厚度在约10μm到约50μm范围内。突出部分12的位置对应于相应半导体裸片26的位置。突出部分12具有第三表面12b和与第三表面12b相对的第五表面12a。将第五表面12a安置在主要部分11的第二表面11b上，且第三表面12b大体上与第二绝缘体24的第四表面24b共面。应注意，突出部分12可为对应于来自仰视图的开口241的配置的图案，例如图2A到2O中所说明的图案中的一或多者。
另外，形成金属层42以覆盖突出部分12的第三表面12b和第二绝缘体24的第四表面24b。在一些实施例中，导电材料40和金属层42为同一材料，且大体上在同一时间形成。在其它实施例中，由不同材料且/或在不同时间形成导电材料40和金属层42。
参考图8H，将第一绝缘体23上的导电材料40图案化(例如，通过选择性地蚀刻)以形成第一导电图案41。因此，将第一导电图案41安置在第一绝缘体23上，经由第一互连结构401电连接到半导体裸片26的接合垫28，且经由第二互连结构402电连接到主要部分11的第一表面11a。
接着，形成绝缘层(例如，图4的绝缘层50)以覆盖第一绝缘体23和第一导电图案41。绝缘层界定一或多个开口(例如，图4的开口501)以暴露第一导电图案41的一部分。在一些实施例中，绝缘层为焊料掩模；然而，可另外或替代地使用其它绝缘材料。接着，可将导电连接(例如，图4的导电连接52，例如，焊料球)安置在第一导电图案41的所暴露部分上的相应开口中，以用于外部连接。因此，可获得如图4中所展示的半导体封装结构3。
图9A到9G说明根据本发明的另一实施例的制造半导体封装结构的方法。
参考图9A，提供引线框10。引线框10具有上部表面10a和与上部表面10a相对的下部表面10b。引线框10的材料为(例如)铜或其它金属或金属合金。
参考图9B，移除引线框10的一部分，使得引线框10包含主要部分11、突出部分12和沟槽13。主要部分11具有第一表面11a、第二表面11b，且包含一或多个腔室11c。第二表面11b与第一表面11a相对。腔室11c在第一表面11a处，且腔室11c的位置对应于相应突出部分12的位置。突出部分12从主要部分11的第二表面11b突出。在一些实施例中，通过蚀刻引线框10的下部表面10b的一部分形成突出部分12，且通过蚀刻引线框10的上部表面10a的一部分形成腔室11c。可大体上在同一时间形成突出部分12和腔室11c。突出部分12具有第三表面12b。突出部分12可为来自仰视图的图案，例如图2A到2O中所说明的图案中的一或多者。沟槽13延伸穿过主要部分11。
参考图9C，经由接合层22将半导体裸片26接合到主要部分11。在此实施例中，将半导体裸片26接合到腔室11c的底壁。因此，半导体裸片26的位置对应于相应突出部分12的位置。半导体裸片26具有作用面26a、背面26b和安置在作用面26a上的一或多个接合垫28。在一些实施例中，通过共晶接合经由接合层22将半导体裸片26的背面26b接合到主要部分11。接合层22可包含金、锡或其共晶合金。在图9C的实施例中，接合垫28的顶部表面大体上与主要部分11的第一表面11a共面。
参考图9D，形成第一绝缘体23以覆盖半导体裸片26和主要部分11的第一表面11a的一部分。在一些实施例中，第一绝缘体23可进一步进入腔室11c的侧壁与半导体裸片26之间的空间。第二绝缘体24经形成以覆盖主要部分11的第二表面11b的一部分，且具有开口241，突出部分12安置在开口241中。第二绝缘体24具有第四表面24b。在沟槽13中形成第三绝缘体25。在一些实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25为同一材料，例如聚丙烯，且大体上在同一时间形成。也就是说，第一绝缘体23进一步进入沟槽13且覆盖主要部分11的第二表面11b的一部分，且突出部分12从第一绝缘体23暴露。在其它实施例中，第一绝缘体23、第二绝缘体24和第三绝缘体25可为不同材料和/或在不同时间形成。应注意，开口241可为对应于来自仰视图的突出部分12的配置的图案。
参考图9E，在第一绝缘体23中形成一或多个第一开口231和一或多个第二开口232。第一开口231暴露半导体裸片26的接合垫28，且第二开口232暴露主要部分11的第一表面11a。举例来说，通过激光钻孔形成第一开口231和第二开口232。在此实施例中，因为接合垫28的顶部表面大体上与主要部分11的第一表面11a共面，所以第一开口231的配置可与第二开口232的配置相同，其促进孔形成过程(例如，激光钻孔过程)。
参考图9F，(例如)通过电镀在第一绝缘体23上且在第一开口231和第二开口232中形成导电材料40(例如，铜)。导电材料40的被安置在第一开口231中的部分被界定为第一互连结构401，且导电材料40的被安置在第二开口232中的部分被界定为第二互连结构402。另外，形成金属层42以覆盖突出部分12的第三表面12b和第二绝缘体24的第四表面24b。在一些实施例中，导电材料40和金属层42为同一材料，且大体上在同一时间形成。在其它实施例中，由不同材料且/或在不同时间形成导电材料40和金属层42。
参考图9G，将导电材料40图案化(例如，通过选择性地蚀刻)以形成第一导电图案41。因此，将第一导电图案41安置在第一绝缘体23上，经由第一互连结构401电连接到半导体裸片26的接合垫28，且经由第二互连结构402电连接到主要部分11的第一表面11a。
接着，可形成绝缘层(例如，图5中的绝缘层50)以覆盖第一绝缘体23和第一导电图案41。绝缘层可界定一或多个开口(例如，图5中的开口501)以暴露第一导电图案41的一部分。在一些实施例中，绝缘层的材料可为焊料掩模；然而，可另外或替代地使用其它绝缘材料。接着，可将导电连接(例如，图5中的导电连接52，例如，焊料球)安置在第一导电图案41的所暴露部分上的相应开口中，以用于外部连接。因此，可获得如图5中所展示的半导体封装结构4。
如本文中所使用，术语“大体上”和“约”用于描述和解释小的变化。当与事件或情形结合使用时，所述术语可指事件或情形精确发生的情况以及事件或情形极近似于发生的情况。举例来说，所述术语可指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。
如果两个表面之间的位移不大于5μm、不大于10μm或不大于15μm，那么可认为两个表面为共平面的或大体上共平面的。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，且还包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，可作出各种改变且可取代等效物。所述说明可未必按比例绘制。归因于制造工艺和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (10)

1.一种半导体封装结构，其包括：
引线框，其包括：
主要部分，其具有第一表面和第二表面；以及
突出部分，其从所述主要部分的所述第二表面突出；以及
半导体裸片，其被接合到所述主要部分，其中所述突出部分的位置对应于所述半导体裸片的位置。
2.根据权利要求1所述的半导体封装结构，其进一步包括第一绝缘体，所述第一绝缘体覆盖所述半导体裸片和所述主要部分的所述第一表面的一部分。
3.根据权利要求2所述的半导体封装结构，其进一步包括第二绝缘体，所述第二绝缘体覆盖所述主要部分的所述第二表面的一部分，其中所述突出部分从所述第二绝缘体暴露。
4.根据权利要求2所述的半导体封装结构，其进一步包括导电图案，所述导电图案被安置在所述第一绝缘体上且电连接到所述半导体裸片。
5.根据权利要求1所述的半导体封装结构，其中所述主要部分界定凹陷在其所述第一表面之下的腔室，且所述半导体裸片安置在所述腔室中。
6.一种半导体封装结构，其包括：
引线框，其在第一位置处具有第一厚度，且在第二位置处具有第二厚度，其中所述第一位置不同于所述第二位置，且所述第一厚度大于所述第二厚度；以及
半导体裸片，其被接合到所述引线框，其中所述第一位置对应于所述半导体裸片的位置。
7.根据权利要求6所述的半导体封装结构，其中所述引线框界定腔室，且所述半导体裸片安置在所述腔室中。
8.一种制造半导体封装结构的方法，其包括：
(a)提供引线框；
(b)移除所述引线框的一部分，使得所述引线框包含主要部分和突出部分，其中所述主要部分具有第一表面和第二表面，且所述突出部分从所述主要部分的所述第二表面突出；
(c)将半导体裸片接合到所述主要部分，其中所述突出部分的位置对应于所述半导体裸片的位置；
(d)形成第一绝缘体以覆盖所述半导体裸片和所述主要部分的所述第一表面的一部分；以及
(e)在所述第一绝缘体上形成导电图案，其中所述导电图案电连接到所述半导体裸片。
9.根据权利要求8所述的方法，其中在(b)中，所述主要部分界定其所述第一表面上的腔室，且所述腔室的位置对应于所述突出部分的位置；且在(c)中，将所述半导体裸片安置在所述腔室中。
10.一种制造半导体封装结构的方法，其包括：
(a)提供具有第一表面和第二表面的主要部分；
(b)将半导体裸片接合到所述主要部分；
(c)形成第一绝缘体和第二绝缘体，其中所述第一绝缘体覆盖所述半导体裸片和所述主要部分的所述第一表面的一部分，且所述第二绝缘体覆盖所述主要部分的所述第二表面；
(d)在所述第二绝缘体中形成至少一个开口以暴露所述主要部分的所述第二表面的一部分；
(e)用导电材料填充所述开口以形成突出部分，其中所述突出部分的位置对应于所述半导体裸片的位置；以及
(f)在所述第一绝缘体上形成导电图案，其中所述导电图案电连接到所述半导体裸片。
CN201610223154.6A 2015-04-13 2016-04-12 半导体封装结构 Active CN106057765B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/685,529 2015-04-13
US14/685,529 US9589871B2 (en) 2015-04-13 2015-04-13 Semiconductor package structure and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN106057765A true CN106057765A (zh) 2016-10-26
CN106057765B CN106057765B (zh) 2019-09-20

Family

ID=57112300

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610223154.6A Active CN106057765B (zh) 2015-04-13 2016-04-12 半导体封装结构

Country Status (2)

Country Link
US (1) US9589871B2 (zh)
CN (1) CN106057765B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109698177A (zh) * 2017-10-20 2019-04-30 日月光半导体制造股份有限公司 半导体装置封装及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
WO2018182753A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Architectures and methods of fabricating 3d stacked packages
DE102018128109A1 (de) * 2018-11-09 2020-05-14 Infineon Technologies Ag Ein clip mit einem diebefestigungsabschnitt, der konfiguriert ist, um das entfernen von hohlräumen beim löten zu fördern
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US10998256B2 (en) * 2018-12-31 2021-05-04 Texas Instruments Incorporated High voltage semiconductor device lead frame and method of fabrication
US11088086B2 (en) * 2019-04-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040256706A1 (en) * 2003-06-20 2004-12-23 Shintaro Nakashima Molded package and semiconductor device using molded package
CN101393900A (zh) * 2007-09-20 2009-03-25 株式会社瑞萨科技 半导体器件及其制造方法
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
CN102064137A (zh) * 2010-12-06 2011-05-18 日月光半导体制造股份有限公司 具有金属边框的半导体结构
US20130105851A1 (en) * 2011-10-27 2013-05-02 Seoul Semiconductor Co., Ltd. Light emitting diode package and light emitting module comprising the same
CN104051334A (zh) * 2013-03-14 2014-09-17 联合科技(股份有限)公司 半导体封装和封装半导体装置的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5968674B2 (ja) * 2011-05-13 2016-08-10 エルジー イノテック カンパニー リミテッド 発光素子パッケージ及びこれを備える紫外線ランプ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040256706A1 (en) * 2003-06-20 2004-12-23 Shintaro Nakashima Molded package and semiconductor device using molded package
CN101393900A (zh) * 2007-09-20 2009-03-25 株式会社瑞萨科技 半导体器件及其制造方法
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
CN102064137A (zh) * 2010-12-06 2011-05-18 日月光半导体制造股份有限公司 具有金属边框的半导体结构
US20130105851A1 (en) * 2011-10-27 2013-05-02 Seoul Semiconductor Co., Ltd. Light emitting diode package and light emitting module comprising the same
CN104051334A (zh) * 2013-03-14 2014-09-17 联合科技(股份有限)公司 半导体封装和封装半导体装置的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109698177A (zh) * 2017-10-20 2019-04-30 日月光半导体制造股份有限公司 半导体装置封装及其制造方法
CN109698177B (zh) * 2017-10-20 2022-03-15 日月光半导体制造股份有限公司 半导体装置封装及其制造方法

Also Published As

Publication number Publication date
CN106057765B (zh) 2019-09-20
US20160300782A1 (en) 2016-10-13
US9589871B2 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
CN106057765A (zh) 半导体封装结构和其制造方法
TWI353029B (en) Semiconductor package,method of manufacturing the
US9252113B2 (en) No-exposed-pad ball grid array (BGA) packaging structures and method for manufacturing the same
KR100675494B1 (ko) 반도체 장치 및 반도체 장치를 제조하고 패키징하기 위한 공정
CN101252096B (zh) 芯片封装结构以及其制作方法
US11049843B2 (en) Semiconductor packages
JP2023033351A (ja) 半導体装置
CN103824819B (zh) 半导体装置及其制造方法
TWI565012B (zh) 一種封裝結構及其製造方法
JP2007503721A (ja) リバーシブル・リードレス・パッケージとその製造および使用方法
US9013030B2 (en) Leadframe, semiconductor package including a leadframe and method for producing a leadframe
JP3218933U (ja) プリフォームリードフレーム及びリードフレームパッケージデバイス
CN104319269B (zh) 多级引线框架
CN211125636U (zh) 半导体封装件
WO2014203739A1 (ja) 半導体装置及びその製造方法
JP4566799B2 (ja) 樹脂封止型電子部品内蔵半導体装置および電子部品内蔵リードフレーム
US20150084171A1 (en) No-lead semiconductor package and method of manufacturing the same
US3395447A (en) Method for mass producing semiconductor devices
US7242083B2 (en) Substrate for IC package
JP3211532U (ja) リードフレームの予備成形体及びリードフレームパッケージ
JP2017183417A (ja) 半導体装置
JPS61150253A (ja) 半導体リ−ドフレ−ム
CN109768023A (zh) 具有表面安装结构的扁平无引线封装体
US20080116587A1 (en) Conductor polymer composite carrier with isoproperty conductive columns
CN110383471A (zh) 用于制造用于集成电路封装的引线框架的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant