JP3211532U - リードフレームの予備成形体及びリードフレームパッケージ - Google Patents
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- 229920005989 resin Polymers 0.000 claims abstract description 44
- 239000011347 resin Substances 0.000 claims abstract description 44
- 238000000465 moulding Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 32
- 239000004020 conductor Substances 0.000 claims description 19
- 239000002861 polymer material Substances 0.000 claims description 8
- 238000007789 sealing Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 34
- 238000004519 manufacturing process Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/49582—Metallic layers on lead frames
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/73265—Layer and wire connectors
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Abstract
【課題】製品信頼性の向上を図るリードフレームの予備成形体及び該リードフレームの予備成形体によるリードフレームパッケージを提供する。【解決手段】ダイパッド31と導電パッド32とのそれぞれの頂面及び底面は成形樹脂層4の頂面41及び底面42と揃った同一の面状になるよう、リードフレームユニット3同士間の隙間に成形樹脂が満たされダイパッド31の回りに段差を無くすように成形樹脂層4が形成されている。【選択図】図3
Description
本考案は、リードフレームの予備成形体及び該リードフレーム予備成形体を含むリードフレームパッケージに関し、特には、ボールグリッドアレイ(BGA)パッケージのリードフレームの予備成形体及び該リードフレーム予備成形体を含むリードフレームパッケージに関する。
BGAパッケージとしては、例えば特許文献1(米国特許第8652879号)に開示されたものが知られている。特許文献1に係る発明は、図1に示されたように、導電性基板112は金属で構成され、メッキにより複数のダイパッド122とコンタクトパッド124とが互いに所定の間隔をあけて基板112上に形成されている。ダイ132がダイパッド122に配置され、ワイヤ134を用いてダイ132とコンタクトパッド124とが電気的に連結される。そして封止材142を使ってダイ132を覆ってパッケージする。基板112を除去してコンタクトパッド124同士間の隙間を境にして分割して個々のダイパッケージが得られる。
従来のBGAパッケージは、リードが張り出さないので実装面積を縮小できる利点があるが、パッケージ構造の小型化につれて、リードフレームのパッケージ密度が高まっている現状では、ダイ等の構成素子の寸法も更に小さくしなければならない。この現状の中でダイパッド122が小さくなった場合、後の製造プロセスにおいて小さくなったダイパッド122にダイを安定して載置することができなくなり、ダイがシフト移動され基板112及びダイパッド122の間の段差により落ちやすく、製品信頼性が低下する問題点がある。
本考案は、製品信頼性の向上を図るリードフレームの予備成形体及び該リードフレームの予備成形体によるリードフレームパッケージを提供することを目的とする。
上記目的を達成するために、本考案は、1つの観点によれば、導電材料から作られた基板と、導電材料で構成され、前記基板の表面に互いに所定の間隔をあけて設けられた複数のリードフレームユニットであって、それぞれは、少なくとも1つのダイパッドと、それぞれ互いに連結されないように前記ダイパッドから所定の間隔をおいて配置された複数の導電パッドとを有し、前記ダイパッドと前記導電パッドとはそれぞれ、前記基板から離れた頂面を有する前記リードフレームユニットと、絶縁高分子材料から構成された成形樹脂層であって、隣接する前記リードフレームユニット間の隙間及び前記ダイパッドと前記導電パッドとの間の隙間を満たすように前記基板の表面に形成され、前記基板から離れた頂面と前記基板に連結された底面とを有し、前記成形樹脂層の頂面は前記ダイパッドの頂面及び前記導電パッドの頂面と揃った同一の面状になっている前記成形樹脂層と、導電材料から構成され、それぞれ対応する前記ダイパッドの頂面に形成されている複数のコンタクトパッドと、を備えているリードフレームの予備成形体を提供する。
また、本考案は、他の観点によれば、絶縁高分子材料から構成され、相反する頂面と底面とを有する成形樹脂層と、導電材料で構成され、前記成形樹脂層の中に前記成形樹脂層によって囲まれるように所定の間隔をあけて嵌設されている複数のリードフレームユニットであって、それぞれは、少なくとも1つのダイパッドと、それぞれ互いに連結されないように前記ダイパッドから所定の間隔をおいて配置された複数の導電パッドとを有し、前記ダイパッドと前記導電パッドとはそれぞれ、相反する頂面と底面とを有し、前記ダイパッドと前記導電パッドとのそれぞれの頂面及び底面は前記成形樹脂層の頂面及び底面と揃った同一の面状になっている前記リードフレームユニットと、導電材料から構成され、前記ダイパッドの頂面に形成されている複数のコンタクトパッドと、前記コンタクトパッドに対応して設けられている複数のダイと、それぞれ前記ダイと前記導電パッドに対応して連結されている複数本の導線と、前記成形樹脂層と同じ又は違う絶縁高分子材料から構成され、前記ダイ、前記導線及び前記成形樹脂層の露出する前記頂面を覆うように設けられている封止樹脂層と、を備えていることを特徴とするリードフレームパッケージをも提供する。
本考案によれば、リードフレームユニット同士間の隙間に成形樹脂が満たされダイパッドの回りに段差を無くすように成形樹脂層が形成されている。これによって後でパッケージされるダイがより安定してダイパッドに載置された状態で封止されることができ、個々に切り出して製品信頼性の向上を図ることができるダイパッケージが得られる。
本考案の他の特徴および利点は、添付の図面を参照する以下の実施形態の詳細な説明において明白になるであろう。
以下、添付図面に従って本考案に係るリードフレームの予備成形体の好ましい実施例について説明する。
(実施例)
図2は、本考案に係るリードフレームの予備成形体の実施例を示す平面図、図3は図2における線III−IIIの断面図である。図中、符号200はこの実施例に係るリードフレームの予備成形体を表している。リードフレームの予備成形体200は、基板2、複数のリードフレームユニット3、成形樹脂層4及び複数のコンタクトパッド5を備えている。なお、このリードフレームの予備成形体200は、ノンリード型リードフレームBGAパッケージに用いられる。
図2は、本考案に係るリードフレームの予備成形体の実施例を示す平面図、図3は図2における線III−IIIの断面図である。図中、符号200はこの実施例に係るリードフレームの予備成形体を表している。リードフレームの予備成形体200は、基板2、複数のリードフレームユニット3、成形樹脂層4及び複数のコンタクトパッド5を備えている。なお、このリードフレームの予備成形体200は、ノンリード型リードフレームBGAパッケージに用いられる。
基板2は、適宜に公知の導電材料例えば銅等の金属、銅合金或いは鉄ニッケル合金等の合金から選ばれた導電材料を使って構成される。
複数のリードフレームユニット3は、導電材料で構成され、基板2の表面21に互いに所定の間隔をあけて設けられている。具体的には、複数のリードフレームユニット3は、基板2の表面21に所定の間隔をあけてアレー状に並ぶように配置され、少なくとも1つのダイパッド31と、それぞれ互いに連結されないようにダイパッド31の回りに所定の間隔をおいて配置された複数の導電パッド32とを有する。ダイパッド31は、基板2から離れた頂面311と基板2に連結された底面312とを有する。導電パッド32は、基板2から離れた頂面321と基板2に連結された底面322とを有する。ダイパッド31と導電パッド32とのそれぞれの内部には、複数層の導電層33が設けられている。なお、導電層33は後のパッケージ工程に合せてその一部が同じ又は異なるように単一の層又は複数の層に構成される。この例では、ダイパッド31と複数の導電パッド32はそれぞれ4層(金/パラジウム/ニッケル/パラジウム)の導電層33を有する。
成形樹脂層4は、例えばエポキシ樹脂等の絶縁高分子材料から構成され、隣接するリードフレームユニット3間の隙間及びダイパッド31と導電パッド32との間の隙間に満たされるように基板2の表面21に形成されている。この例では、成形樹脂層4は、基板2から離れた頂面41と基板2に連結された底面42とを有する。成形樹脂層4の頂面41はダイパッド31の頂面311及び導電パッド32の頂面321と揃った同一の面状になっている。
コンタクトパッド5は、導電材料から構成され、それぞれ対応するダイパッド31の頂面311に形成され、後の製造プロセスにおいてダイ6(図5、図6参照)と電気的に連結されるように用いられる。
本例では、リードフレームの予備成形体200は、ノンリード型BGAパッケージの製造に用いられるものであり、該リードフレーム予備成形体200におけるリードフレームユニット3は、例えば、互いに連結されない複数のダイパッド31を有し、複数のダイパッド31の回りに導電パッド32が単一の列或いは複数の列に並ぶように配置されてもよい。図4では、基板2に互いに連結されない複数のダイパッド31が設けられ、複数のダイパッド31の回りに導電パッド32が複数の列に並ぶように配置されているリードフレームユニット3が例示されている。
図5に示すように、リードフレームの予備成形体200にダイ6を実装してパッケージすると、リードフレームパッケージの予備成形体300を得ることができる。
リードフレームパッケージの予備成形体300は、図5に示すように、リードフレームの予備成形体200、複数のダイ6、複数本の導線7及び封止樹脂層8を備えている。この実施例では、リードフレームの予備成形体200としてはノンリード型BGAパッケージのリードフレームの製造に用いられる。
ダイ6は、リードフレームユニット3における対応するコンタクトパッド5に載置され、外部と電気的に連結される複数のコネクトパッド(図示せず)を有する。
複数本の導線7は、導電材料から構成され、それぞれダイ6と対応するコンタクトパッド5と連結されている。
封止樹脂層8は、絶縁高分子材料から構成され、複数のダイ6と複数の導線7の配置が終わってからダイ6、導線7及び成形樹脂層4の露出する頂面41を覆うように設けられている。
なお、封止樹脂層8と成形樹脂層4とは、違う製造プロセスによって形成されたものであるため、封止樹脂層8は、成形樹脂層4と同じ又は違う材料で構成されてもよい。
そして、リードフレームパッケージの予備成形体300がプリント回路板(図示せず)に電気的に連結されるように配置された後、成形樹脂層4の底面42、ダイパッド31の底面312及び導電パッド32の底面322を露出させるように基板2を除去する。これによって図6に示されたリードフレームパッケージ300Aが得られる。該リードフレームパッケージ300Aによって、複数のダイパッド31と複数の導電パッド32の露出する底面312、322がプリント回路板と電気的に連結される。
以上により、リードフレームユニット3同士間の隙間に絶縁高分子樹脂が満たされ、リードフレームユニット3の回りに段差ができないようにダイパッド31及び導電パッド32と揃った同一の面状になるように成形樹脂層4が形成されている。これによって従来のダイパッド31とその回りとの段差で寸法が小さくなったダイパッドにダイを安定して支持することができなくなる問題を解消することができる。また、成形樹脂層4によって導線7を強固に支持することができるので、導線7の形崩れ、断線を回避することができる。
以上、本考案の好ましい実施形態を説明したが、本考案はこれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本考案に係るリードフレームの予備成形体は、リードフレームパッケージの製造に有用である。
200 リードフレームの予備成形体
300 リードフレームパッケージの予備成形体
300A リードフレームパッケージ
2 基板
3 リードフレームユニット
31 ダイパッド
311 頂面
312 底面
32 導電パッド
321 頂面
322 底面
33 導電層
4 成形樹脂層
41 頂面
42 底面
5 コンタクトパッド
6 ダイ
7 導線
8 封止樹脂層
300 リードフレームパッケージの予備成形体
300A リードフレームパッケージ
2 基板
3 リードフレームユニット
31 ダイパッド
311 頂面
312 底面
32 導電パッド
321 頂面
322 底面
33 導電層
4 成形樹脂層
41 頂面
42 底面
5 コンタクトパッド
6 ダイ
7 導線
8 封止樹脂層
Claims (7)
- 導電材料から作られた基板と、
導電材料で構成され、前記基板の表面に互いに所定の間隔をあけて設けられた複数のリードフレームユニットであって、それぞれは、少なくとも1つのダイパッドと、それぞれ互いに連結されないように前記ダイパッドから所定の間隔をおいて配置された複数の導電パッドとを有し、前記ダイパッドと前記導電パッドとはそれぞれ、前記基板から離れた頂面を有する前記リードフレームユニットと、
絶縁高分子材料から構成された成形樹脂層であって、隣接する前記リードフレームユニット間の隙間及び前記ダイパッドと前記導電パッドとの間の隙間を満たすように前記基板の表面に形成され、前記基板から離れた頂面と前記基板に連結された底面とを有し、前記成形樹脂層の頂面は前記ダイパッドの頂面及び前記導電パッドの頂面と揃った同一の面状になっている前記成形樹脂層と、導電材料から構成され、それぞれ対応する前記ダイパッドの頂面に形成されている複数のコンタクトパッドと、
を備えていることを特徴とするリードフレームの予備成形体。 - 前記リードフレームユニットは、互いに連結されないように前記基板に設けられた複数の前記ダイパッドを有することを特徴とする請求項1に記載のリードフレームの予備成形体。
- 前記ダイパッドと前記導電パッドはそれぞれ、複数層の導電層を有することを特徴とする請求項1又は2に記載のリードフレームの予備成形体。
- 絶縁高分子材料から構成され、相反する頂面と底面とを有する成形樹脂層と、
導電材料で構成され、前記成形樹脂層の中に前記成形樹脂層によって囲まれるように所定の間隔をあけて嵌設されている複数のリードフレームユニットであって、それぞれは、少なくとも1つのダイパッドと、それぞれ互いに連結されないように前記ダイパッドから所定の間隔をおいて配置された複数の導電パッドとを有し、前記ダイパッドと前記導電パッドとはそれぞれ、相反する頂面と底面とを有し、前記ダイパッドと前記導電パッドとのそれぞれの頂面及び底面は前記成形樹脂層の頂面及び底面と揃った同一の面状になっている前記リードフレームユニットと、
導電材料から構成され、前記ダイパッドの頂面に形成されている複数のコンタクトパッドと、
前記コンタクトパッドに対応して設けられている複数のダイと、
それぞれ前記ダイと前記導電パッドに対応して連結されている複数本の導線と、
前記成形樹脂層と同じ又は違う絶縁高分子材料から構成され、前記ダイ、前記導線及び前記成形樹脂層の露出する前記頂面を覆うように設けられている封止樹脂層と、
を備えていることを特徴とするリードフレームパッケージ。 - 更に前記成形樹脂層、前記ダイパッド及び前記導電パッドの前記底面と連結されるように前記成形樹脂層、前記ダイパッド及び前記導電パッドを載置している基板を有することを特徴とする請求項4に記載のリードフレームパッケージ。
- 前記リードフレームユニットは、互いに連結されないように設けられた複数の前記ダイパッドを有することを特徴とする請求項4又は5に記載のリードフレームパッケージ。
- 前記ダイパッドと前記導電パッドはそれぞれ、複数層の導電層を有することを特徴とする請求項4〜6のいずれかの項に記載のリードフレームパッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106201265 | 2017-01-24 | ||
TW106201265U TWM541118U (zh) | 2017-01-24 | 2017-01-24 | 無引腳網格陣列導線架預成形體及導線架封裝結構 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3211532U true JP3211532U (ja) | 2017-07-20 |
Family
ID=59351455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017002035U Expired - Fee Related JP3211532U (ja) | 2017-01-24 | 2017-05-09 | リードフレームの予備成形体及びリードフレームパッケージ |
Country Status (4)
Country | Link |
---|---|
US (1) | US10373886B2 (ja) |
JP (1) | JP3211532U (ja) |
MY (1) | MY183590A (ja) |
TW (1) | TWM541118U (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI816540B (zh) * | 2022-09-06 | 2023-09-21 | 立錡科技股份有限公司 | 封裝結構 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8492906B2 (en) * | 2006-04-28 | 2013-07-23 | Utac Thai Limited | Lead frame ball grid array with traces under die |
-
2017
- 2017-01-24 TW TW106201265U patent/TWM541118U/zh not_active IP Right Cessation
- 2017-05-09 JP JP2017002035U patent/JP3211532U/ja not_active Expired - Fee Related
- 2017-05-10 US US15/591,552 patent/US10373886B2/en not_active Expired - Fee Related
- 2017-05-26 MY MYPI2017701941A patent/MY183590A/en unknown
Also Published As
Publication number | Publication date |
---|---|
US20180211903A1 (en) | 2018-07-26 |
TWM541118U (zh) | 2017-05-01 |
US10373886B2 (en) | 2019-08-06 |
MY183590A (en) | 2021-02-27 |
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