TWI389278B - 封裝基板製程 - Google Patents

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TWI389278B
TWI389278B TW097122869A TW97122869A TWI389278B TW I389278 B TWI389278 B TW I389278B TW 097122869 A TW097122869 A TW 097122869A TW 97122869 A TW97122869 A TW 97122869A TW I389278 B TWI389278 B TW I389278B
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Description

封裝基板製程
本發明是有關於一種封裝基板製程。
傳統的四方扁平無接腳(Quad Flat No－lead，以下簡稱QFN)是一種廣泛地應用於需要大量散熱且電極數較少的積體電路(以下簡稱IC)晶片的電子封裝技術。QFN封裝體的這些接墊不會延伸超出QFN封裝體的本體之外，並可藉由多個佈滿在QFN封裝體之底部的接墊使得熱能更容易傳導至下一層級的封裝體，例如印刷電路板。基於上述要求，傳統的QFN封裝體通常是建構在單一金屬層上。
由於可攜式電子產品的趨勢增加了原先以QFN來封裝的IC晶片的接腳數，這使得傳統的QFN封裝技術將無法提供足夠的接腳數來滿足具有較多接腳數的IC晶片。因此，QFN封裝技術必須將原先以週邊排列的接墊改以矩陣排列，這才能滿足上述IC晶片的接腳數，同時必須維持QFN的高散熱能力。
本發明提供一種封裝基板製程，可製作出底部具有矩陣接墊排列的封裝基板。
本發明揭露一種封裝基板製程。提供一第一金屬層、一第二金屬層及一第三金屬層，其中該第二金屬層介於該 第一金屬層及該第三金屬層之間。圖案化該第一金屬層，以形成一第一圖案化金屬層，並暴露出該第二金屬層之局部表面。形成一介電層至由該第一圖案化金屬層所圍成的空間中，並覆蓋在該第一圖案化金屬層所暴露出的表面上。形成至少一開口，其位於該介電層中，並暴露出該第一圖案化金屬層之局部表面。形成一導電盲孔在該開口內。形成一第四金屬層覆蓋在該介電層所暴露的表面上。圖案化該第四金屬層，以形成一第四圖案化金屬層。
圖案化該第三金屬層，以形成一第三圖案化金屬層。圖案化該第二金屬層，以形成一第二圖案化金屬層。
形成一第一圖案化防銲層覆蓋在該介電層所暴露出的表面及該第四圖案化金屬層所暴露出的局部表面上。
形成一第二圖案化防銲層覆蓋在該第二圖案化金屬層所暴露出的表面及該第三圖案化金屬層所暴露出的局部 表面上。
本發明更揭露一種封裝基板製程。提供一第一金屬層、一第二金屬層及一第三金屬層，其中該第二金屬層介於該第一金屬層及該第三金屬層之間。圖案化該第一金屬層，以形成一第一圖案化金屬層，並暴露出該第二金屬層之局部表面。形成一第一介電層至由該第一圖案化金屬層所圍成的空間中，並覆蓋在該第一圖案化金屬層所暴露出的表面上。圖案化該第二金屬層及該第三金屬層，以形成一第二圖案化金屬層及一第三圖案化金屬層，並暴露出該第一圖案化金屬層之局部表面。形成一第二介電層至由該 第二圖案化金屬層及該第三圖案化金屬層所圍成的空間中。形成至少一貫孔，其穿過該第一介電層、該第一圖案化金屬層及該第二介電層。形成一導電通孔於該貫孔內。形成至少一第一開口，其位於該第一介電層中，並暴露出該第一圖案化金屬層之局部表面。形成一第一導電盲孔於該第一開口內。形成一第四金屬層覆蓋在該第一介電層所暴露的表面上。形成一第五金屬層覆蓋在該第二介電層所暴露的表面上。圖案化該第四金屬層，以形成一第四圖案化金屬層。圖案化該第五金屬層，以形成一第五圖案化金屬層。形成一第一圖案化防銲層覆蓋在該第一介電層所暴露出的表面及該第四圖案化金屬層所暴露出的局部表面上。形成一第二圖案化防銲層覆蓋在該第三圖案化金屬層所暴露出的局部表面及該第五圖案化金屬層所暴露出的局部表面上。
本發明採用多層依序疊合的金屬層為基礎結構來製作封裝基板，並藉由這些金屬層之一來製作出厚度較大的導熱核心，以提供高散熱能力，並藉由這些金屬層之另一來製作出多個接墊，以電性連接下一層級的電子封裝。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文將依序參考圖1A至圖1J來說明本發明一實施例的一種封裝基板製程。
請參考圖1A，提供一第一金屬層102、一第二金屬層104及一第三金屬層106，其中該第二金屬層104介於該第一金屬層102及該第三金屬層106之間。在本實施例中，第一金屬層102例如是一厚度介於12~50微米的銅層，第二金屬層104例如是一厚度介於0.1~2微米的鎳層，第三金屬層106例如是一厚度介於50~400微米的銅層。
上述第二金屬層104的功用是在隔離第三金屬層106與第一金屬層102，當這後二金屬層102及106被個別地蝕刻時，蝕刻藥液不會透過第二金屬層104造成對另一金屬層102或106的損害。
請參考圖1B，圖案化該第一金屬層102，以形成一第一圖案化金屬層102A，並暴露出該第二金屬層104之局部表面。
請參考圖1C，形成一介電層108至由該第一圖案化金屬層102A所圍成的空間中，並覆蓋在該第一圖案化金屬層102A所暴露出的表面上。在本實施例中，形成介電層108的步驟包括提供一背膠銅箔(Resin Coated Copper，RCC)，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔110，接著熱壓該樹脂層，以使該樹脂層填充於該第一圖案化金屬層102A及該第二金屬層104所圍成的空間內，並覆蓋在第一圖案化金屬層102A所暴露出的表面上，以形成該介電層108。
請參考圖1D，形成至少一開口112，其位於該介電層108中，並暴露出該第一圖案化金屬層102A之局部表面。 在本實施例中，形成該開口112的步驟可包括雷射消蝕。此外，開口112更位在該銅箔110中。
請參考圖1E，形成一導電盲孔114在該開口112內。在本實施例中，可以電鍍的方式形成該導電盲孔114。
請再參考圖1E，形成一第四金屬層116覆蓋在該銅箔110上。然而，在另一未繪示之實施例中，當省略銅箔110時，第四金屬層116可直接覆蓋在該介電層108所暴露出的表面上。在本實施例中，可以電鍍的方式同時形成導電盲孔114及第四金屬層116。
請參考圖1F，圖案化該第四金屬層116，以形成一第四圖案化金屬層116A。在本實施例中，在圖案化該第四金屬層116時可一併圖案化該銅箔110。
請參考圖1G，圖案化該第三金屬層106，以形成一第三圖案化金屬層106A。接著圖案化第二金屬層104，以形成一第二圖案化金屬層104A。值得注意的是，藉由第一金屬層102及第二金屬層104之材質的差異，可在圖案化第二金屬層104時不會移除第一圖案化金屬層102A。
請參考圖1H，更可形成一第一圖案化防銲層118覆蓋在該介電層108所暴露出的表面、該銅箔110所暴露出的局部表面及該第四圖案化金屬層116A所暴露出的局部表面上。此外，更可形成一第二圖案化防銲層120覆蓋在該第二圖案化金屬層104A所暴露出的表面及該第三圖案化金屬層106A所暴露出的局部表面上。此時，圖1H之結構已可作為一封裝基板150。
請參考圖1I，更可形成一第一金屬表面保護層122覆蓋在該第四圖案化金屬層116A所暴露出的表面上。此外，亦可形成一第二金屬表面保護層124覆蓋在該第三圖案化金屬層106A所暴露出的表面上。在本實施例中，第一金屬表面保護層122及第二金屬表面保護層124可為鎳金複合層。
請參考圖1J，更可形成一反光層126覆蓋在該第二圖案化防銲層124所暴露出的表面上。因此，當發光二極體晶片封裝至封裝基板150時，反光層126可以反射發光二極體晶片所發出的光線，以提高光線的利用率。
圖1A至圖1I之實施例可應用於QFN封裝體，並可提供矩陣排列的接墊。
下文將依序參考圖2A至圖2L來說明本發明另一實施例的一種封裝基板製程。
請參考圖2A，提供一第一金屬層202、一第二金屬層204及一第三金屬層206，其中該第二金屬層204介於該第一金屬層202及該第三金屬層206之間。在本實施例中，第一金屬層202例如是一厚度介於12~50微米的銅層，第二金屬層204例如是一厚度介於0.1~2微米的鎳層，第三金屬層206例如是一厚度介於50~400微米的銅層。
請參考圖2B，圖案化該第一金屬層202，以形成一第一圖案化金屬層202A，並暴露出該第二金屬層204之局部表面。
請參考圖2C，形成一第一介電層208至由該第一圖 案化金屬層202A所圍成的空間中，並覆蓋在該第一圖案化金屬層202A所暴露出的表面上。在本實施例中，形成介電層208的步驟包括提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔210，接著熱壓該樹脂層，以使該樹脂層填充於該第一圖案化金屬層202A及該第二金屬層204所圍成的空間內，並覆蓋在第一圖案化金屬層202A所暴露出的表面上，以形成該第一介電層208。
請參考圖2D，圖案化該第三金屬層206及該第二金屬層204，以形成一第二圖案化金屬層204A及一第三圖案化金屬層206A，並暴露出第一介電層208之局部表面。
請參考圖2E，形成一第二介電層212至由該第二圖案化金屬層204A及該第三圖案化金屬層206A所圍成的空間中。在本實施例中，可先將一樹脂片(prepreg)熱壓至該第二圖案化金屬層204A及該第三圖案化金屬層206A所圍成的空間中，以形成第二介電層212。
值得注意的是，以上述方式形成的第二介電層212更覆蓋該第三圖案化金屬層206A所暴露出的表面。因此，在本實施例中，更可磨除局部的第三圖案化金屬層206A及局部的第二介電層212，以平坦化第三圖案化金屬層206A及第二介電層212，如圖2F所示。
請參考圖2G，形成至少一開口214，其位於該第一介電層208中，並暴露出該第一圖案化金屬層202A之局部表面。在本實施例中，形成該開口212的步驟可包括雷射消蝕。此外，開口214更位在該銅箔210中。
請再參考圖2G，形成至少一貫孔216，其穿過該第一介電層208、該第一圖案化金屬層202A及該第二介電層212。在本實施例中，形成貫孔216的步驟可包括機械鑽孔或雷射消蝕。
請參考圖2H，形成一導電盲孔218於該開口214內。形成一導電通孔220於該貫孔216內。形成一第四金屬層222覆蓋在該銅箔210所暴露的表面上。形成一第五金屬層224覆蓋在該第二介電層212所暴露的表面上。在本實施例中，可以電鍍的方式同時形成該導電盲孔218、該導電通孔220、該第四金屬層222及該第五金屬層224。然而，在另一未繪示之實施例中，當省略銅箔210時，第四金屬層222可直接覆蓋在該第一介電層208所暴露出的表面上。
請參考圖2I，圖案化該第四金屬層222，以形成一第四圖案化金屬層222A。在本實施例中，圖案化該第四金屬層222時一併圖案化該銅箔210。
請再參考圖2I，圖案化該第五金屬層224，以形成一第五圖案化金屬層224A。在本實施例中，可同時圖案化該第四金屬層222及第五金屬層224。
請參考圖2J，形成一第一圖案化防銲層226覆蓋在該第一介電層208所暴露出的表面及該第四圖案化金屬層222A所暴露出的局部表面上
請再參考圖2J，形成一第二圖案化防銲層228覆蓋在該第三圖案化金屬層206A所暴露出的局部表面及該第五圖案化金屬層224A所暴露出的局部表面上。此時，圖2J 之結構已可作為一封裝基板250。
請參考圖2K，形成至少一第一金屬表面保護層230覆蓋在該第四圖案化金屬層222A所暴露出的表面上。
請再參考圖2K，形成至少一第二金屬表面保護層232覆蓋在該第五圖案化金屬層224A所暴露出的表面上。
請參考圖2L，當晶片400例如以打線接合的方式封裝至封裝基板250時。晶片400之熱能可直接傳導至第三圖案化金屬層206A所構成的接墊207，這有助於晶片400的散熱。此外，更可選擇性地將多顆導電凸塊(conductive bump)500分別形成在第四圖案化金屬層222A所構成的多個接墊223上。
圖2A至圖2K之實施例所製作出之封裝基板可應用作為QFN封裝體之承載器，並可提供矩陣排列的接墊。此外，本實施例更可應用於製作球格陣列(Ball Grid Array，以下簡稱BGA)封裝體之承載器，如圖2K所示。
下文將依序參考圖3A至圖3L來說明本發明又一實施例的一種封裝基板製程。
請參考圖3A，提供一第一金屬層302、一第二金屬層304及一第三金屬層306，其中該第二金屬層304介於該第一金屬層302及該第三金屬層306之間。在本實施例中，第一金屬層302例如是一厚度介於12~50微米的銅層，第二金屬層304例如是一厚度介於0.1~2微米的鎳層，第三金屬層306例如是一厚度介於50~400微米的銅層。
請參考圖3B，圖案化該第一金屬層302，以形成一第 一圖案化金屬層302A，並暴露出該第二金屬層304之局部表面。
請參考圖3C，形成一第一介電層308至由該第一圖案化金屬層302A所圍成的空間中，並覆蓋在該第一圖案化金屬層302A所暴露出的表面上。在本實施例中，形成介電層308的步驟包括提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔310，接著熱壓該樹脂層，以使該樹脂層填充於該第一圖案化金屬層302A及該第二金屬層304所圍成的空間內，並覆蓋在第一圖案化金屬層302A所暴露出的表面上，以形成該第一介電層308。
請參考圖3D，圖案化該第三金屬層306及該第二金屬層304，以形成一第二圖案化金屬層304A及一第三圖案化金屬層306A，並暴露出該第一介電層308之局部表面。
請參考圖3E，形成一第二介電層312至由該第二圖案化金屬層304A及該第三圖案化金屬層306A所圍成的空間中。在本實施例中，形成該第二介電層312的步驟包括提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔314，接著熱壓該樹脂層，以使該樹脂層填充於該第二圖案化金屬層304A及該第三圖案化金屬層306A所圍成的空間內，並覆蓋在第三圖案化金屬層306A所暴露出的表面上，以形成該第二介電層312。
請參考圖3F，形成至少一第一開口316，其位於該第一介電層308中，並暴露出該第一圖案化金屬層302A之局部表面。在本實施例中，形成該第一開口316的步驟可 包括雷射消蝕。此外，第一開口316更位在該銅箔314中。
請再參考圖3F，形成至少一貫孔318，其穿過該第一介電層308、該第一圖案化金屬層302A及該第二介電層312。在本實施例中，形成貫孔216的步驟可包括機械鑽孔或雷射消蝕。
請再參考圖3F，形成至少一第二開口320，其位於該第二介電層312中，並暴露出該第三圖案化金屬層306A之局部表面。在本實施例中，該第二開口320更位在該銅箔314中。
請參考圖3G，形成一第一導電盲孔322於該第一開口316內。形成一導電通孔324於該貫孔318內。形成一第二導電盲孔326於第二開口320內。形成一第四金屬層328覆蓋在該第一介電層308所暴露的表面上。形成一第五金屬層330覆蓋在該第二介電層312所暴露的表面上。在本實施例中，可以電鍍的方式同時形成該第一導電盲孔322、該導電通孔324、第二導電盲孔326、該第四金屬層328及該第五金屬層330。然而，在另一未繪示之實施例中，當省略銅箔310及銅箔314時，第四金屬層328可直接覆蓋在該第一介電層308所暴露出的表面上，而第五金屬層330則可直接覆蓋在第二介電層312所暴露出的表面上。
請參考圖3H，圖案化該第四金屬層328，以形成一第四圖案化金屬層328A。在本實施例中，圖案化該第四金屬層328時一併圖案化該銅箔310。
請再參考圖3H，圖案化該第五金屬層330，以形成一第五圖案化金屬層330A。在本實施例中，圖案化該第五金屬層330時一併圖案化該銅箔314。此外，在本實施例中，可同時圖案化該第四金屬層328及第五金屬層330。此時，圖3H之結構已可作為一封裝基板350。
請參考圖3I，形成至少一晶片槽332，其位於該第二介電層312中。在本實施例中，形成晶片槽332的步驟可包括雷射消蝕或機械式盲鑽。
請參考圖3J，形成一第一圖案化防銲層334覆蓋在該第一介電層308所暴露出的表面及該第四圖案化金屬層328A所暴露出的局部表面上
請再參考圖3J，形成一第二圖案化防銲層336覆蓋在該第二介電層312所暴露出的局部表面及該第五圖案化金屬層330A所暴露出的局部表面上。
請參考圖3K，形成至少一第一金屬表面保護層338覆蓋在該第四圖案化金屬層328A所暴露出的表面上。
請再參考圖3K，形成至少一第二金屬表面保護層340覆蓋在該第五圖案化金屬層330A所暴露出的表面上。
請參考圖3L，當晶片400例如以打線接合的方式封裝至封裝基板350時。晶片400之熱能可直接傳導至第三圖案化金屬層306A所構成的接墊307，這有助於晶片500的散熱。此外，更可選擇性地將多顆導電凸塊500分別形成在第四圖案化金屬層328A所構成的多個接墊329上。
圖3A至圖3K之實施例所製作出之封裝基板可應用 作為QFN封裝體之承載器，並可提供矩陣排列的接墊。此外，本實施例更可應用於製作BGA封裝體之承載器，如圖3K所示。
綜上所述，本發明採用多層依序疊合的金屬層為基礎結構來製作封裝基板，並藉由這些金屬層之一來製作出厚度較大的導熱核心，以提供高散熱能力，並藉由這些金屬層之另一來製作出多個接墊，以電性連接下一層級的電子封裝。此外，藉由本發明，這些接墊更可以矩陣方式排列於封裝基板的底部，以提供較高密度排列的接墊。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧第一金屬層
102A‧‧‧第一圖案化金屬層
104‧‧‧第二金屬層
104A‧‧‧第二圖案化金屬層
106‧‧‧第三金屬層
106A‧‧‧第三圖案化金屬層
108‧‧‧介電層
110‧‧‧銅箔
112‧‧‧開口
114‧‧‧導電盲孔
116‧‧‧第四金屬層
116A‧‧‧第四圖案化金屬層
118‧‧‧第一圖案化防銲層
120‧‧‧第二圖案化防銲層
122‧‧‧第一金屬表面保護層
124‧‧‧第二金屬表面保護層
126‧‧‧反光層
150‧‧‧封裝基板
202‧‧‧第一金屬層
202A‧‧‧第一圖案化金屬層
204‧‧‧第二金屬層
204A‧‧‧第二圖案化金屬層
206‧‧‧第三金屬層
206A‧‧‧第三圖案化金屬層
207‧‧‧接墊
208‧‧‧第一介電層
210‧‧‧銅箔
212‧‧‧第二介電層
214‧‧‧開口
216‧‧‧貫孔
218‧‧‧第一導電盲孔
220‧‧‧導電通孔
222‧‧‧第四金屬層
222A‧‧‧第四圖案化金屬層
223‧‧‧接墊
224‧‧‧第五金屬層
224A‧‧‧第五圖案化金屬層
226‧‧‧第一圖案化防銲層
228‧‧‧第二圖案化防銲層
230‧‧‧第一金屬表面保護層
232‧‧‧第二金屬表面保護層
250‧‧‧封裝基板
302‧‧‧第一金屬層
302A‧‧‧第一圖案化金屬層
304‧‧‧第二金屬層
304A‧‧‧第二圖案化金屬層
306‧‧‧第三金屬層
306A‧‧‧第三圖案化金屬層
307‧‧‧接墊
308‧‧‧第一介電層
310‧‧‧銅箔
312‧‧‧第二介電層
314‧‧‧銅箔
316‧‧‧第一開口
318‧‧‧貫孔
320‧‧‧第二開口
322‧‧‧第一導電盲孔
324‧‧‧導電通孔
326‧‧‧第二導電盲孔
328‧‧‧第四金屬層
328A‧‧‧第四圖案化金屬層
329‧‧‧接墊
330‧‧‧第五金屬層
330A‧‧‧第五圖案化金屬層
332‧‧‧晶片槽
334‧‧‧第一圖案化防銲層
336‧‧‧第二圖案化防銲層
338‧‧‧第一金屬表面保護層
340‧‧‧第二金屬表面保護層
350‧‧‧封裝基板
400‧‧‧晶片
500‧‧‧導電凸塊
圖1A至圖1J繪示本發明一實施例之一種封裝基板製程。
圖2A至圖2K繪示本發明另一實施例之一種封裝基板製程。
圖2L繪示圖2K之線路基板應用於晶片封裝。
圖3A至圖3K繪示本發明又一實施例之一種封裝基板製程。
圖3L繪示圖3K之線路基板應用於晶片封裝。
102A‧‧‧第一圖案化金屬層
104A‧‧‧第二圖案化金屬層
106A‧‧‧第三圖案化金屬層
108‧‧‧介電層
110‧‧‧銅箔
114‧‧‧導電盲孔
116A‧‧‧第四圖案化金屬層
118‧‧‧第一圖案化防銲層
120‧‧‧第二圖案化防銲層
122‧‧‧第一金屬表面保護層
124‧‧‧第二金屬表面保護層
126‧‧‧反光層
150‧‧‧封裝基板

Claims (26)

  1. 一種封裝基板製程，包括：提供一第一金屬層、一第二金屬層及一第三金屬層，其中該第二金屬層介於該第一金屬層及該第三金屬層之間；圖案化該第一金屬層，以形成一第一圖案化金屬層，並暴露出該第二金屬層之局部表面；形成一介電層至由該第一圖案化金屬層所圍成的空間中，並覆蓋在該第一圖案化金屬層所暴露出的表面上；形成至少一開口，其位於該介電層中，並暴露出該第一圖案化金屬層之局部表面；形成一導電盲孔在該開口內；形成一第四金屬層覆蓋在該介電層所暴露的表面上；圖案化該第四金屬層，以形成一第四圖案化金屬層；圖案化該第三金屬層，以形成一第三圖案化金屬層；圖案化該第二金屬層，以形成一第二圖案化金屬層；形成一第一圖案化防銲層覆蓋在該介電層所暴露出的表面及該第四圖案化金屬層所暴露出的局部表面上；以及形成一第二圖案化防銲層覆蓋在該第二圖案化金屬層所暴露出的表面及該第三圖案化金屬層所暴露出的局部表面上。
  2. 如申請專利範圍第1項所述之封裝基板製程，其中形成該介電層的步驟包括： 提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔；以及熱壓該樹脂層，以使該樹脂層填充於該第一圖案化金屬層及該第二金屬層所圍成的空間內，並覆蓋在第一圖案化金屬層所暴露出的表面上，以形成該介電層。
  3. 如申請專利範圍第2項所述之封裝基板製程，其中該開口更位在該銅箔中。
  4. 如申請專利範圍第2項所述之封裝基板製程，其中該第四金屬層更覆蓋在該銅箔所暴露出的表面上。
  5. 如申請專利範圍第2項所述之封裝基板製程，其中圖案化該第四金屬層時一併圖案化該銅箔。
  6. 如申請專利範圍第1項所述之封裝基板製程，其中形成該導電盲孔及該第四金屬層的步驟包括電鍍。
  7. 如申請專利範圍第1項所述之封裝基板製程，更包括：形成至少一第一金屬表面保護層覆蓋在該第四圖案化金屬層所暴露出的表面上。
  8. 如申請專利範圍第7項所述之封裝基板製程，更包括：形成至少一第二金屬表面保護層覆蓋在該第三圖案化金屬層所暴露出的表面上。
  9. 如申請專利範圍第1項所述之封裝基板製程，更包括：形成一反光層覆蓋在該第二圖案化防銲層所暴露出 的表面上。
  10. 一種封裝基板製程，包括：提供一第一金屬層、一第二金屬層及一第三金屬層，其中該第二金屬層介於該第一金屬層及該第三金屬層之間；圖案化該第一金屬層，以形成一第一圖案化金屬層，並暴露出該第二金屬層之局部表面；形成一第一介電層至由該第一圖案化金屬層所圍成的空間中，並覆蓋在該第一圖案化金屬層所暴露出的表面上；圖案化該第二金屬層及該第三金屬層，以形成一第二圖案化金屬層及一第三圖案化金屬層，並暴露出該第一圖案化金屬層之局部表面；形成一第二介電層至由該第二圖案化金屬層及該第三圖案化金屬層所圍成的空間中；形成至少一貫孔，其穿過該第一介電層、該第一圖案化金屬層及該第二介電層；形成一導電通孔於該貫孔內；形成至少一第一開口，其位於該第一介電層中，並暴露出該第一圖案化金屬層之局部表面；形成一第一導電盲孔於該第一開口內；形成一第四金屬層覆蓋在該第一介電層所暴露的表面上；形成一第五金屬層覆蓋在該第二介電層所暴露的表 面上；圖案化該第四金屬層，以形成一第四圖案化金屬層；圖案化該第五金屬層，以形成一第五圖案化金屬層；形成一第一圖案化防銲層覆蓋在該第一介電層所暴露出的表面及該第四圖案化金屬層所暴露出的局部表面上；以及形成一第二圖案化防銲層覆蓋在該第二介電層所暴露出的局部表面及該第五圖案化金屬層所暴露出的局部表面上。
  11. 如申請專利範圍第10項所述之封裝基板製程，其中形成該第一介電層的步驟包括：提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔；以及熱壓該樹脂層，以使該樹脂層填充於該第一圖案化金屬層及該第二金屬層所圍成的空間內，並覆蓋在第一圖案化金屬層所暴露出的表面上，以形成該第一介電層。
  12. 如申請專利範圍第11項所述之封裝基板製程，其中該第一開口更位在該銅箔中。
  13. 如申請專利範圍第11項所述之封裝基板製程，其中該第四金屬層更覆蓋在該銅箔所暴露出的表面上。
  14. 如申請專利範圍第11項所述之封裝基板製程，其中圖案化該第四金屬層時一併圖案化該銅箔。
  15. 如申請專利範圍第10項所述之封裝基板製程，其中該第二介電層更覆蓋在第三圖案化金屬層所暴露的表面 上。
  16. 如申請專利範圍第15項所述之封裝基板製程，更包括：形成至少一第二開口，其位於該第二介電層中，並暴露出該第三圖案化金屬層之局部表面。
  17. 如申請專利範圍第16項所述之封裝基板製程，更包括：形成一第二導電盲孔於該第二開口內。
  18. 如申請專利範圍第17項所述之封裝基板製程，其中形成該第一導電盲孔、該導電通孔、該第二導電盲孔、該第四金屬層及該第五金屬的步驟包括電鍍。
  19. 如申請專利範圍第15項所述之封裝基板製程，其中形成該第二介電層的步驟包括：提供一背膠銅箔，其包括一樹脂層及一覆蓋於該樹脂層之一面的銅箔；以及熱壓該樹脂層，以使該樹脂層填充於該第二圖案化金屬層及該第三圖案化金屬層所圍成的空間內，並覆蓋在第三圖案化金屬層所暴露出的表面上，以形成該第二介電層。
  20. 如申請專利範圍第19項所述之封裝基板製程，其中該第二開口更位在該銅箔中。
  21. 如申請專利範圍第19項所述之封裝基板製程，其中該第五金屬層更覆蓋在該銅箔所暴露出的表面上。
  22. 如申請專利範圍第19項所述之封裝基板製程，其中圖案化該第五金屬層時一併圖案化該銅箔。
  23. 如申請專利範圍第15項所述之封裝基板製程，更包括：形成至少一晶片槽，其位於該第二介電層中。
  24. 如申請專利範圍第10項所述之封裝基板製程，其中形成該第一導電盲孔、該導電通孔、該第四金屬層及該第五金屬的步驟包括電鍍。
  25. 如申請專利範圍第10項所述之封裝基板製程，更包括：形成至少一第一金屬表面保護層覆蓋在該第四圖案化金屬層所暴露出的表面上。
  26. 如申請專利範圍第24項所述之封裝基板製程，更包括：形成至少一第二金屬表面保護層覆蓋在該第三圖案化金屬層所暴露出的表面上。
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