JP2019024101A - チップ内蔵型印刷回路基板および半導体パッケージ - Google Patents
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Abstract
Description
プ内蔵型印刷回路基板の製造方法に関し、特に、基板に内蔵したチップに対応する部分の
基板の表面に放熱手段を設けることで放熱機能を向上させることができるチップ内蔵型印
刷回路基板及びそれを用いた半導体パッケージ、並びにチップ内蔵型印刷回路基板の製造
方法に関する。
y)の増加及び通信周波数の増加に伴い、PCBに二重コア又は四重コアなどが採択され
、AP(application processor)パッケージの放熱に対する解決
策が求められている。
AP(application processor)チップ)112、122がモール
ディング材113、123などにより塗布された構造を有することができる。また、基板
111、121内に樹脂(resin)により電子部品112、122が埋め込まれた構
造を有することもできる。
、そのため発生熱による誤動作や素子の劣化の問題がある。図1において、参照符号11
0は上部半導体パッケージを示し、120は下部半導体パッケージを示す。
プからの熱を効果的に放出させることができるチップ内蔵型印刷回路基板及びそれを用い
た半導体パッケージ、並びにチップ内蔵型印刷回路基板の製造方法を提供することを目的
とする。
路パターンを有するベース基板と、前記回路パターンに電気的に連結され、一面が前記ベ
ース基板の上面に露出するようにベース基板に内蔵設置される電子部品と、前記電子部品
の露出面に設けられ、電子部品から発生する熱を外部に放出する放熱部材と、を含む点を
特徴とする。
らに有しており、前記ベース基板の上面上に前記ビア構造物に連結され、追加の印刷回路
基板又は半導体パッケージに電気的に接続するためのボールパッドをさらに含むことがで
きる。
できる。
用いられることができる。
ッドは前記放熱部材とは異なる金属である電気伝導度に優れた金属(例えば、Cu、Au
、Ptなど)で構成されることができる。
何れか一つの金属で構成されることができる。
ターンの間の空間に形成される回路保護用絶縁材をさらに含むことができる。
体パッケージは、PoP構造の半導体パッケージにおける下部に位置してベース機能を行
う下部半導体パッケージと、前記下部半導体パッケージ上に積層されて下部半導体パッケ
ージとともに全体的に一つの一体化したPoP構造の半導体パッケージを構成する上部半
導体パッケージと、を含み、前記下部半導体パッケージは、内部に所定の回路パターンを
有するベース基板と、前記回路パターンに電気的に連結され、一面が前記ベース基板の上
面に露出するようにベース基板に内蔵設置される電子部品と、前記電子部品の露出面に設
けられ、電子部品から発生する熱を外部に放出する放熱部材と、を含む点を特徴とする。
らに有しており、前記ベース基板の上面上に前記ビア構造物に連結され、追加の印刷回路
基板又は半導体パッケージに電気的に接続するためのボールパッドをさらに含むことがで
きる。
できる。
用いられることができる。
ッドは前記放熱部材とは異なる金属である電気伝導度に優れた金属(例えば、Cu、Au
、Ptなど)で構成されることができる。
何れか一つの金属で構成されることができる。
ターンの間の空間に形成される回路保護用絶縁材をさらに含むことができる。
造方法は、放熱部材の一面に電子部品を接合する段階と、前記放熱部材の前記一面上に前
記電子部品が埋め込まれるように絶縁層を形成する段階と、前記絶縁層の内部に前記電子
部品に電気的に連結される回路パターンを形成する段階と、前記放熱部材をエッチングし
て前記電子部品に接触する放熱パターンを形成する段階と、を含む点を特徴とする。
り返して行われることができる。
形成する段階をさらに含むことができる。
製造方法は、所定の回路パターンが形成されたベース基板を準備する段階と、前記ベース
基板の上部を部分的に除去して前記回路パターンの一部を露出するキャビティを形成する
段階と、前記回路パターンに電気的に連結されるように電子部品を前記キャビティの内部
に挿入する段階と、前記ベース基板の上面及び前記電子部品の露出面上に放熱部材を形成
する段階と、前記放熱部材をエッチングして前記電子部品の露出面上に放熱パターンを形
成する段階と、を含む点を特徴とする。
ッドを形成する段階をさらに含むことができる。
刷回路基板に内蔵し、その内蔵した電子部品の露出部に放熱部材がすぐ接触するように設
けられることで電子部品から発生する熱を外部に効果的に放出させることができる。
の上に上部パッケージを積層して全体的に一体化した一つの半導体パッケージを構成する
ことで熱放出機能に優れた半導体パッケージ製品を製造することができ、これにより製品
に対する信頼度を増すことができる。
定して解釈してはならず、発明者が自分の発明を最善の方法で説明するために用語の概念
を適切に定義することができるという原則に即して本発明の技術的思想に合致する意味と
概念に解釈しなければならない。
対の記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含むこと
ができるということを意味する。また、明細書に記載の「…部」、「…器」、「モジュー
ル」、「装置」などの用語は、少なくとも一つの機能や動作を処理する単位を意味し、こ
れはハードウェアやソフトウェア又はハードウェア及びソフトウェアの結合により具現す
ることができる。
電子部品302と、放熱部材301と、を含んで構成される。
基板303は、単層構造又はマルチレイヤー(multi‐layer)構造に構成され
ることができる。
ス基板303の上面に露出するようにベース基板に内蔵設置される。ここで、このような
電子部品302は、半導体チップ、ICチップなどであることができる。
放出する。
ア構造物(回路パターン304と一体に連結されており、別途の番号を付けない)をさら
に有しており、前記ベース基板303の上面上に前記ビア構造物に連結され、追加の印刷
回路基板又は半導体パッケージに電気的に接続するためのボールパッド301pをさらに
含むことができる。
ことができる。
合金が用いられることができる。
ールパッド301pは前記放熱部材301とは異なる金属である電気伝導度に優れた金属
(例えば、Cu、Au、Ptなど)で構成されることができる。
何れか一つの金属で構成されることができる。
出した回路パターン304の間の空間に形成される回路保護用絶縁材305をさらに含む
ことができる。
る。
構造を示す図面である。
は、下部半導体パッケージ320と、上部半導体パッケージ310と、を含んで構成され
る。
パッケージオンパッケージ)構造の半導体パッケージにおける下部に位置してベース機能
を行う。
下部半導体パッケージ320とともに全体的に一つの一体化したPoP構造の半導体パッ
ケージを構成する。
るベース基板303と、前記回路パターン304に電気的に連結され、一面が前記ベース
基板303の上面に露出するようにベース基板に内蔵設置される電子部品302と、前記
電子部品302の露出面に設けられ、電子部品302から発生する熱を外部に放出する放
熱部材301と、を含む。
物(回路パターン304と一体に連結されており、別途の番号を付けない)をさらに有し
ており、前記ベース基板303の上面上に前記ビア構造物に連結され、追加の印刷回路基
板又は半導体パッケージに電気的に接続するためのボールパッド301pをさらに含むこ
とができる。
ことができる。
合金が用いられることができる。
ールパッド301pは前記放熱部材301とは異なる金属である電気伝導度に優れた金属
(例えば、Cu、Au、Ptなど)で構成されることができる。
u、Ptのうち何れか一つの金属で構成されることができる。
出した回路パターン304の間の空間に形成される回路保護用絶縁材305をさらに含む
ことができる。
る。
ルディング材を示す。
すフローチャートであり、図5aから図5kは本発明の一実施形態によるチップ内蔵型印
刷回路基板の製造方法により印刷回路基板を製造する過程を順に示す図面である。
回路基板の製造方法により、先ず、放熱部材301の一面に電子部品302を接合する(
段階S401、図5a‐5b)。この際、接合のために接着剤や樹脂(resin)など
が用いられることができる。
に電子部品302が埋め込まれるように絶縁材を1次塗布して絶縁材層303(ここで、
製造過程における絶縁材層は基板の製造が完了した状態ではベース基板そのものとなるた
め、上述したベース基板と同一の参照符号303を用いている)を形成した後、その絶縁
材層303に前記電子部品302及び放熱部材301が露出するようにビアホール303
hを形成する(段階S402、図5c)。
に連結される(即ち、前記電子部品302に電気的に連結される)1次回路パターン30
4を形成する(段階S403、図5d)。
パターン304形成過程を積層法により複数回繰り返して行う(段階S404、図5e〜
図5j)。
1次回路パターン304が埋め込まれるように絶縁材を2次塗布して絶縁材層303を積
層形成した後、図5fのように、その積層形成された絶縁材層303(同一の絶縁材層で
あるため、同一の参照符号を用いる)に前記1次回路パターン304が露出するようにビ
アホール303hを形成する。
次回路パターン304(1次回路パターンと一つの回路パターンで連結されるため、同一
の参照符号を用いる)を形成する。
に2次回路パターン304が埋め込まれるように絶縁材を3次塗布して絶縁材層303を
積層形成した後、図5iのように、その積層形成された絶縁材層303に前記2次回路パ
ターン304が露出するようにビアホール303hを形成する。
次回路パターン304を形成する。
ーン形成」の過程は、製造される基板の仕様(specification)によって複
数回繰り返して行われ、本実施形態では便宜上、3回繰り返すことに説明する。
材301をエッチングして前記電子部品302及びビアホール303hにそれぞれ対応す
る放熱パターン(電子部品302と直接接触している放熱部材301の部分)及びボール
パッド301pを形成する(段階S405)。この際、前記放熱パターンとボールパッド
301pは、互いに同一の物質である場合には同時にパターニングが行われ、互いに異な
る物質である場合にはボールパッド301pは別にパターニングが行われる。
するための回路保護用絶縁材305を塗布する段階(S406)をさらに含むことができ
る。この際、前記回路保護用絶縁材305としてはソルダレジストが用いられることがで
きる。
ールパッド301pの形成工程は同時に行われてもよく、回路保護用絶縁材305の塗布
工程が先に行われてもよい。
ことができる。
、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含
むことができる。
きる。
用いられることができる。
質としてはAu、Al、Cuなどが用いられることができる。
めに、電解メッキ方式とマスクを用いたフォトリソグラフィが用いられることができる。
ことができる。
合金が用いられることができる。
ールパッド301pは前記放熱部材301とは異なる金属である電気伝導度に優れた金属
(例えば、Cu、Au、Ptなど)で構成されることができる。
u、Ptのうち何れか一つの金属で構成されることができる。
過程を示すフローチャートであり、図7aから図7kは本発明の他の実施形態によるチッ
プ内蔵型印刷回路基板の製造方法により印刷回路基板を製造する過程を順に示す図面であ
る。
により、先ず所定の回路パターン304が形成されたベース基板303(これは基板の製
造過程では絶縁材層303に該当し、そのため絶縁材層と同一の参照符号「303」で記
載する)を準備する。ここで、所定の回路パターン304が形成されたベース基板303
を準備する過程について図7aから図7hを参照して詳細に説明する。
に1次ビアホール303hを形成する(段階S601)。
縁材層303の表面にビアホールに電気的に連結される1次回路パターン304を形成す
る(段階S602)。
ターン304形成過程を積層法により複数回繰り返して行う(段階S603、図7c〜図
7h)。
1次回路パターン304が埋め込まれるように絶縁材を2次塗布して絶縁材層303を積
層形成した後、図7dのように、その積層形成された絶縁材層303(同一の絶縁材層で
あるため、同一の参照符号を用いる)に前記1次回路パターン304が露出するようにビ
アホール303hを形成する。
次回路パターン304(1次回路パターンと一つの回路パターンで連結されるため、同一
の参照符号を用いる)を形成する。
に2次回路パターン304が埋め込まれるように絶縁材を3次塗布して絶縁材層303を
積層形成した後、図7gのように、その積層形成された絶縁材層303に前記2次回路パ
ターン304が露出するようにビアホール303hを形成する。
次回路パターン304を形成する。
ーン形成」の過程は、上述した一実施形態の場合(図5a〜図5k)と同様に、製造され
る基板の仕様(specification)によって複数回繰り返して行われ、本実施
形態では便宜上、3回繰り返すことに説明する。
上部を部分的に除去して前記回路パターン304の一部を露出するキャビティを形成する
。即ち、図7iのように、前記絶縁材層303の一側面に電子部品挿入のための所定大き
さのキャビティ303cを形成する(段階S604)。
ャビティ303c内に電子部品302を載置した後、絶縁材層303の表面全体に(即ち
、前記ベース基板303の上面及び前記電子部品302の露出面上に)、放熱部材301
を形成する(段階S605)。
びビアホールにそれぞれ対応する放熱パターン(電子部品302と直接接触している放熱
部材301の部分)及びボールパッド301pを形成する(段階S606)。この際、前
記放熱パターンとボールパッド301pが互いに同一の物質である場合には同時にパター
ニングが行われ、互いに異なる物質である場合にはボールパッド301pは別にパターニ
ングが行われる。
するための回路保護用絶縁材305を塗布する段階(S607)をさらに含むことができ
る。
る。
ことができる。
、メラミン樹脂、不飽和ポリエステル樹脂、ポリウレタン樹脂、ポリイミド樹脂などを含
むことができる。
きる。
用いられることができる。
質としては、Au、Al、Cuなどが用いられることができる。
めに、電解メッキ方式とマスクを用いたフォトリソグラフィが用いられることができる。
ことができる。
合金が用いられることができる。
ールパッド301pは前記放熱部材301とは異なる金属である電気伝導度に優れた金属
(例えば、Cu、Au、Ptなど)で構成されることができる。
u、Ptのうち何れか一つの金属で構成されることができる。
一面が印刷回路基板の外部に露出するように印刷回路基板に内蔵し、その内蔵した電子部
品の露出部に放熱部材がすぐ接触されるように設けられることで電子部品から発生する熱
を外部に効果的に放出させることができる。
の上に上部パッケージを積層して全体的に一体化した一つの半導体パッケージを構成する
ことで熱放出機能に優れた半導体パッケージ製品を製造することができ、それにより製品
に対する信頼度を増すことができる。
限定されるものではなく、本発明の技術的思想から外れない範囲内で多様に変更、応用す
ることができることは当該技術分野における通常の技術者にとって自明である。従って、
本発明の真正な保護範囲は添付の特許請求の範囲により解釈しなければならず、それと同
等な範囲内にある全ての技術的思想は本発明の権利範囲に含まれると解釈しなければなら
ない。
302 電子部品
303 絶縁材層
304回路パターン
305 回路保護用絶縁材
301p ボールパッド
303c キャビティ
303h ビアホール
310 上部半導体パッケージ
320 下部半導体パッケージ
311 基板
312 電子部品
313 モールディング材
Claims (23)
- 内部に所定の回路パターンを有するベース基板と、
前記回路パターンに電気的に連結され、一面が前記ベース基板の上面に露出するように
ベース基板に内蔵設置される電子部品と、
前記電子部品の露出面に設けられ、電子部品から発生する熱を外部に放出する放熱部材
と、を含む、チップ内蔵型印刷回路基板。 - 前記ベース基板の内部に前記回路パターンを互いに接続させるビア構造物をさらに有し
ており、前記ベース基板の上面上に前記ビア構造物に連結され、追加の印刷回路基板又は
半導体パッケージに電気的に接続するためのボールパッドをさらに含む、請求項1に記載
のチップ内蔵型印刷回路基板。 - 前記放熱部材は熱伝導性及び電気伝導性に優れた材質で構成される、請求項1に記載の
チップ内蔵型印刷回路基板。 - 前記放熱部材は銅(Cu)、アルミニウム(Al)又はこれらの合金で構成される、請
求項3に記載のチップ内蔵型印刷回路基板。 - 前記放熱部材は放熱性に優れた金属で構成され、前記ボールパッドは前記放熱部材とは
異なる金属である電気伝導度に優れた金属で構成される、請求項2に記載のチップ内蔵型
印刷回路基板。 - 前記放熱部材はAlで構成され、前記ボールパッドはCu、Au、Ptのうち何れか一
つの金属で構成される、請求項5に記載のチップ内蔵型印刷回路基板。 - 前記放熱部材が設けられた面の反対側の前記ベース基板の表面に露出した回路パターン
の間の空間に形成される回路保護用絶縁材をさらに含む、請求項1に記載のチップ内蔵型
印刷回路基板。 - 前記回路保護用絶縁材はソルダレジストで構成される、請求項7に記載のチップ内蔵型
印刷回路基板。 - パッケージオンパッケージ構造の半導体パッケージにおける下部に位置してベース機能
を行う下部半導体パッケージと、
前記下部半導体パッケージ上に積層されて下部半導体パッケージとともに全体的に一つ
の一体化したパッケージオンパッケージ構造の半導体パッケージを構成する上部半導体パ
ッケージと、を含み、
前記下部半導体パッケージは、
内部に所定の回路パターンを有するベース基板と、
前記回路パターンに電気的に連結され、一面が前記ベース基板の上面に露出するように
ベース基板に内蔵設置される電子部品と、
前記電子部品の露出面に設けられ、電子部品から発生する熱を外部に放出する放熱部材
と、を含む、チップ内蔵型印刷回路基板を用いた半導体パッケージ。 - 前記ベース基板の内部に前記回路パターンを互いに接続させるビア構造物をさらに有し
ており、前記ベース基板の上面上に前記ビア構造物に連結され、追加の印刷回路基板又は
半導体パッケージに電気的に接続するためのボールパッドをさらに含む、請求項9に記載
のチップ内蔵型印刷回路基板を用いた半導体パッケージ。 - 前記放熱部材は熱伝導性及び電気伝導性に優れた材質で構成される、請求項9に記載の
チップ内蔵型印刷回路基板を用いた半導体パッケージ。 - 前記放熱部材は銅(Cu)、アルミニウム(Al)又はこれらの合金で構成される、請
求項11に記載のチップ内蔵型印刷回路基板を用いた半導体パッケージ。 - 前記放熱部材は放熱性に優れた金属で構成され、前記ボールパッドは前記放熱部材とは
異なる金属である電気伝導度に優れた金属で構成される、請求項10に記載のチップ内蔵
型印刷回路基板を用いた半導体パッケージ。 - 前記放熱部材はAlで構成され、前記ボールパッドはCu、Au、Ptのうち何れか一
つの金属で構成される、請求項13に記載のチップ内蔵型印刷回路基板を用いた半導体パ
ッケージ。 - 前記放熱部材が設けられた面の反対側の前記ベース基板の表面に露出した回路パターン
の間の空間に形成される回路保護用絶縁材をさらに含む、請求項9に記載のチップ内蔵型
印刷回路基板を用いた半導体パッケージ。 - 前記回路保護用絶縁材はソルダレジストで構成される、請求項15に記載のチップ内蔵
型印刷回路基板を用いた半導体パッケージ。 - 放熱部材の一面に電子部品を接合する段階と、
前記放熱部材の前記一面上に前記電子部品が埋め込まれるように絶縁層を形成する段階
と、
前記絶縁層の内部に前記電子部品に電気的に連結される回路パターンを形成する段階と
、
前記放熱部材をエッチングして前記電子部品に接触する放熱パターンを形成する段階と
、を含む、チップ内蔵型印刷回路基板の製造方法。 - 前記絶縁層を形成する段階及び前記回路パターンを形成する段階は、複数回繰り返して
行われる、請求項17に記載のチップ内蔵型印刷回路基板の製造方法。 - 前記絶縁層上に前記回路パターンの少なくとも一部に連結されるボールパッドを形成す
る段階をさらに含む、請求項17に記載のチップ内蔵型印刷回路基板の製造方法。 - 前記ボールパッドは前記放熱パターンと同時に形成される、請求項19に記載のチップ
内蔵型印刷回路基板の製造方法。 - 所定の回路パターンが形成されたベース基板を準備する段階と、
前記ベース基板の上部を部分的に除去して前記回路パターンの一部を露出するキャビテ
ィを形成する段階と、
前記回路パターンに電気的に連結されるように電子部品を前記キャビティの内部に挿入
する段階と、
前記ベース基板の上面及び前記電子部品の露出面上に放熱部材を形成する段階と、
前記放熱部材をエッチングして前記電子部品の露出面上に放熱パターンを形成する段階
と、を含む、チップ内蔵型印刷回路基板の製造方法。 - 前記ベース基板上に前記回路パターンの少なくとも一部に連結されるボールパッドを形
成する段階をさらに含む、請求項21に記載のチップ内蔵型印刷回路基板の製造方法。 - 前記ボールパッドは前記放熱パターンと同時に形成される、請求項22に記載のチップ
内蔵型印刷回路基板の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2012-0143615 | 2012-12-11 | ||
KR1020120143615A KR102107038B1 (ko) | 2012-12-11 | 2012-12-11 | 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013244798A Division JP2014116602A (ja) | 2012-12-11 | 2013-11-27 | チップ内蔵型印刷回路基板及びそれを用いた半導体パッケージ、並びにチップ内蔵型印刷回路基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019024101A true JP2019024101A (ja) | 2019-02-14 |
Family
ID=50880065
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013244798A Pending JP2014116602A (ja) | 2012-12-11 | 2013-11-27 | チップ内蔵型印刷回路基板及びそれを用いた半導体パッケージ、並びにチップ内蔵型印刷回路基板の製造方法 |
JP2018172433A Pending JP2019024101A (ja) | 2012-12-11 | 2018-09-14 | チップ内蔵型印刷回路基板および半導体パッケージ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013244798A Pending JP2014116602A (ja) | 2012-12-11 | 2013-11-27 | チップ内蔵型印刷回路基板及びそれを用いた半導体パッケージ、並びにチップ内蔵型印刷回路基板の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9392698B2 (ja) |
JP (2) | JP2014116602A (ja) |
KR (1) | KR102107038B1 (ja) |
TW (2) | TWI602270B (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102016475B1 (ko) * | 2014-10-21 | 2019-09-02 | 삼성전기주식회사 | 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지 |
JP2017504222A (ja) * | 2014-12-23 | 2017-02-02 | インテル・コーポレーション | パッケージオンパッケージ製品のための複数のリード線を用いた統合パッケージデザイン |
KR102265243B1 (ko) * | 2015-01-08 | 2021-06-17 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
JP6501638B2 (ja) * | 2015-06-11 | 2019-04-17 | オムロンオートモーティブエレクトロニクス株式会社 | 電子装置 |
KR101709468B1 (ko) * | 2015-06-19 | 2017-03-09 | 주식회사 심텍 | Pop 구조용 인쇄회로기판, 그 제조 방법 및 이를 이용하는 소자 패키지 |
KR102479999B1 (ko) | 2015-09-11 | 2022-12-22 | 삼성전자주식회사 | 패키지 기판 |
CN106971993B (zh) * | 2016-01-14 | 2021-10-15 | 三星电子株式会社 | 半导体封装件 |
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-
2012
- 2012-12-11 KR KR1020120143615A patent/KR102107038B1/ko active IP Right Grant
-
2013
- 2013-10-24 TW TW102138387A patent/TWI602270B/zh active
- 2013-10-24 TW TW106124279A patent/TWI677062B/zh active
- 2013-11-27 JP JP2013244798A patent/JP2014116602A/ja active Pending
- 2013-12-11 US US14/103,145 patent/US9392698B2/en active Active
-
2018
- 2018-09-14 JP JP2018172433A patent/JP2019024101A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
US20140159222A1 (en) | 2014-06-12 |
KR102107038B1 (ko) | 2020-05-07 |
JP2014116602A (ja) | 2014-06-26 |
TW201735293A (zh) | 2017-10-01 |
KR20140075357A (ko) | 2014-06-19 |
TW201428908A (zh) | 2014-07-16 |
TWI602270B (zh) | 2017-10-11 |
US9392698B2 (en) | 2016-07-12 |
TWI677062B (zh) | 2019-11-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180914 |
|
A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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