CN103558903A - 一种具有抗辐性能的PowerPC计算机模块 - Google Patents

一种具有抗辐性能的PowerPC计算机模块 Download PDF

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王豪
朱新忠
陈靖
施宏鑫
田文波
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Abstract

本发明公开了一种具有抗辐射性能的PowerPC计算机模块，该模块采用多芯片叠层结构，并选用具有抗空间辐射指标的裸芯片（PowerPC、FPGA、Flash、SRAM等）形成一个小型化的具有抗辐射性能的PowerPC计算机模块，使其适用于空间轨道环境中；本发明的模块内部采用FPGA作为PowerPC访问外设的桥片，具有灵活可裁剪、可添加等优点。本发明的具有抗辐射性能的PowerPC计算机模块内通过裸片间互连，使得芯片之间互连长度更短，较传统的计算机信号传输特性得以改善。

Description

一种具有抗辐性能的PowerPC计算机模块
技术领域
本发明涉及计算机技术领域，特别涉及一种具有抗辐性能的PowerPC计算机模块。
 
背景技术
随着电子技术发展，要求电子产品更加小型化、轻量化、多样化。尤其对于航空航天领域而言，小型化、轻量化的需求更加迫切。系统级封装技术（SiP）可以将多个裸芯片进行堆叠、统一封装构成一个完整的系统模块。
早期的宇航处理器仅仅配以简单的软件，星上数据一般不做处理，直接下行地面由地面系统集中处理。随着各种应用卫星的需求和任务迅猛增长，航天器的任务要求日益复杂，功能和性能日趋先进，对宇航计算机的性能要求越来越高。现今宇航计算机普遍采用80C32、P1750、AT695等处理器，这些处理器的处理能力较低，难以满足日趋复杂的星载数据处理需求。此外由于宇航环境与地面环境存在较大差异，特别是太空环境中存在较多的高能粒子会对CMOS集成电路产生较大破坏，因此宇航电子系统设计时必须考虑空间粒子干扰。
PowerPC处理器以其强大的处理能力，在信号通讯、航空领域得到广泛使用。所谓PowerPC处理器是一种精简指令集（RISC）架构的中央处理器（CPU），其英文全称为：Performance Optimization With Enhanced RISC – Performance Computing，有时简称PPC。
虽然PowerPC处理器功能强大，但不能直接访问外部存储器及外设。传统的做法是使用MPC106/107专用桥片作为60x总线与外部存储器和I/O的接口。然而，虽然MPC106/107桥片功能强大，提供了内存控制器、PCI接口、DMA控制器、中断控制器、I2C控制器等，但由于其功能已经固化，且针对简单计算机系统时，专用桥片就显得死板、杂冗而且功耗较大，无法满足灵活的应用需求。
因此，有必要对PowerPC计算机模块进行改进。
 
发明内容
本发明的目的在于提供一种具有抗辐性能的PowerPC计算机模块，以提高PowerPC计算机的性能。
为了实现以上目的，本发明提供一种具有抗辐性能的PowerPC计算机模块，包括：
基板，具有多层结构，且每层结构上均设置有电路图案；
若干具有抗空间辐射指标的裸芯片，所述若干具有抗空间辐射指标的裸芯片通过粘合层从基板向上依次叠加粘合；所述若干具有抗空间辐射指标的裸芯片的管脚通过所述电路图案引出，且所述若干具有抗空间辐射指标的裸芯片通过所述电路图案实现管脚互连；
至少一层转接芯片，其上设置有重布线图案，用于所述若干具有抗空间辐射指标的裸芯片之间的连接或裸芯片与基板的连接；
管壳以及盖板，所述基板、所述若干具有抗空间辐射指标的裸芯片以及所述至少一层转接芯片均设置于所述管壳内，通过所述管壳及所述盖板实现封装。
在一些实施例中，所述若干具有抗空间辐射指标的裸芯片包括PowerPC处理器裸芯片、FPGA芯片、至少一片Flash芯片以及至少四片SRAM芯片，其中，所述FPGA芯片作为所述具有抗辐性能的PowerPC计算机模块的桥片。
在一些实施例中，所述PowerPC处理器裸芯片的型号为SM603eDICE型芯片。
在一些实施例中，所述FPGA芯片的型号为SMQV300DICE型芯片，所述Flash芯片的型号为SM29LV320DICE型芯片，所述SRAM芯片的型号为SM7C1041CV33DICE型芯片。
在一些实施例中，所述若干具有抗空间辐射指标的裸芯片通过若干金丝或凸点与所述基板连接。
在一些实施例中，所述基板上安装有若干无源器件，以构成完整的PowerPC计算机系统。
在一些实施例中，所述无源器件包括电阻以及电容。
在一些实施例中，所述基板的底层的表面设置有BGA焊球，用于所述具有抗辐性能的PowerPC计算机模块装配时与印制电路板的连接。
在一些实施例中，所述若干具有抗空间辐射指标的裸芯片的管脚通过所述电路图案引出至所述BGA焊球。
在一些实施例中，所述BGA焊球的数量为324个。
在一些实施例中，所述基板为陶瓷基板。
在一些实施例中，所述若干具有抗空间辐射指标的裸芯片分别通过粘合层依次从基板向上叠加粘合。
在一些实施例中，所述管壳的材料为可伐材料。
在一些实施例中，所述盖板的材料为复合金属材料。
在一些实施例中，所述盖板的材料为铅或可伐材料。
在一些实施例中，所述具有抗辐性能的PowerPC计算机模块的外形尺寸为26mm×26mm×2mm。
本发明由于采用以上技术方案，使之与现有技术相比，具有以下的优点和积极效果：
1）采用多芯片叠层结构，并选用具有抗空间辐射指标的裸芯片形成一小型化的具有抗辐射性能的PowerPC计算机模块，从而可适用于空间轨道环境中；
2）本发明的具有抗辐性能的PowerPC计算机模块的内部采用FPGA作为PowerPC计算机模块访问外设的桥片，因而具有灵活可裁剪、可添加等优点；
3）本发明的具有抗辐性能的PowerPC计算机模块内通过裸芯片间实现互连，使得互连长度更短，较传统的计算机信号传输特性得以改善。
 
附图说明
图1为本发明实施例提供的具有抗辐性能的PowerPC计算机模块的截面剖图； 
图2为本发明实施例提供的具有抗辐性能的PowerPC计算机模块的顶视图；
图3为本发明实施例提供的具有抗辐性能的PowerPC计算机模块的原理框图； 
图4为本发明实施例提供的具有抗辐性能的PowerPC计算机模块的桥片设计的FPGA模块构成图；
图5为桥片的存储器单拍读写模块设计流程图；
图6为桥片的存储器突发读写模块设计流程图；
图7为桥片的串口写模块设计流程图；
图8为桥片的串口读模块设计流程图。
 
具体实施方式
以下结合附图和具体实施例对本发明提出的具有抗辐性能的PowerPC计算机模块作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参阅图1及图2，如图1至图2所示，本发明提供的具有抗辐性能的PowerPC计算机模块100包括基板103、若干具有抗空间辐射指标的裸芯片、至少一层转接芯片107、管壳以及盖板101，其中：
基板103具有多层结构，且每层结构上均设置有电路图案；具体地，基板103为多层结构的陶瓷基板，该陶瓷基板的每一层均设置有电路图案；裸芯片分别通过粘合层104（多采用有机高分子银胶）依次从基板103向上叠加粘合，并通过若干金丝105或凸点与基板103连接。
基板103上还安装有若干无源器件，以满足本发明的具有抗辐性能的PowerPC计算机模块100的性能需求；在具体实施例中，无源器件包括电阻114以及电容115。且基板103上有用于焊接电阻114、电容115等器件的焊盘。
同时，基板103的底层的表面设置有BGA焊球116阵列，用于本发明的具有抗辐性能的PowerPC计算机模块装配时与印制电路板的连接；且若干具有抗空间辐射指标的裸芯片的管脚通过电路图案引出至BGA焊球116；在一些实施例中，BGA焊球116的数量为324个。阵列间距为1.27mm，BGA焊球116的直径为0.5~0.55mm，BGA焊球116的成分为Pb/Sn，BGA焊球116阵列呈完全分布或部分分布。
基板103上的电路图案主要有以下几个功能：用于具有抗辐性能的PowerPC计算机模块100内部需引出管脚（Pad ）至底层BGA焊球116；实现不同裸芯片之间管脚（Pad）的互连。
裸芯片包括PowerPC处理器裸芯片108、FPGA芯片106、至少一片Flash芯片109以及至少四片SRAM芯片110、111、112、113，其中，所述FPGA芯片106作为本发明具有抗辐性能的PowerPC计算机模块100的桥片。
转接芯片107上设置有重布线图案，用于若干具有抗空间辐射指标的裸芯片中的上层裸芯片与底层裸芯片或基板103的连接。
基板103、若干具有抗空间辐射指标的裸芯片以及至少一层转接芯片107均设置于管壳内，通过管壳及盖板101实现封装。具体地，管壳内具有一腔体102，基板103、若干具有抗空间辐射指标的裸芯片以及至少一层转接芯片107均设置于腔体102内，腔体102内填充有导热树脂材料，用于裸芯片的散热及固定。并且裸芯片之间填充有叠层隔离物质104，用于裸芯片之间的物理隔离以及上层裸芯片与下层裸芯片之间的粘合，该叠层隔离物质104可为有机高分子银胶。其中，管壳的材料为可伐材料。盖板的材料为复合金属材料，优选地，盖板的材料为铅或可伐材料。从而使得管壳及盖板101能对宇航环境的高能粒子辐射效应。
在一些实施例中，PowerPC处理器裸芯片108的型号为SM603eDICE型芯片。SM603eDICE型芯片是PowerPC的第二代处理器，其具有高性能、低功耗、强大的数据吞吐量等优点，可以用于复杂的数据运算及处理。
在一些实施例中，FPGA芯片106的型号为SMQV300DICE型芯片， Flash芯片109的型号为SM29LV320DICE型芯片，四片SRAM芯片110、111、112、113的型号为SM7C1041CV33DICE型芯片。FPGA芯片106作为具有抗辐性能的PowerPC计算机模块100的桥片，其内部采用硬件描述语言（VHDL）设计，包括操作类型检测模块、SRAM单拍读单拍写模块、SRAM突发读突发写模块、Flash读模块、Flash写模块、以及串行通讯读、写模块。
由于本发明采用叠层封装技术，使得本发明提供的具有抗辐性能的PowerPC计算机模块的尺寸大幅降低，其外形尺寸可达到26mm×26mm×2mm。
以下对裸芯片安装至基板103上的流程进行进一步阐述：
首先，借助粘合层104将FPGA芯片106正面向上粘合在基板103表面；FPGA芯片106贴好后将需要引出的管脚通过18μm金丝105连至基板103上面的金属管脚（pad）117，如图2所示。
然后，在FPGA芯片106上粘合转接芯片107，转接芯片107的功能在于：1）、当上层Flash芯片109与下层FPGA芯片106面积相差过大，上层芯片直接键合（Bonding）互连至底层基板103时，由于跨度过大Bonding互连的金丝引线极容易产生塌陷、摇摆等现象，造成系统短路，而采用转接芯片107可以避免这一问题；2）、提供电信号的传输路径，可以使下层FPGA芯片106的管脚Bonding至转接芯片107，再根据需要连至底层基板103的相应位置。转接芯片107可采用多层结构，并通常可以用Au或Ni的导电材料对顶层电路图案进行电镀处理，防止氧化。
转接芯片107贴装完成后，利用金丝105将转接芯片107上的金属焊盘连接至底层基板103或FPGA芯片106。依照上述叠层方法在基板103上面依次正面粘合PowerPC处理器裸芯片108和Flash芯片109，并将这两个芯片的管脚（Pad）引出至下层转接芯片107，再通过转接芯片107上的电路连至FPGA芯片106或底层基板103。
在本实施例中，FPGA芯片106、转接芯片107、PowerPC处理器裸芯片108和Flash芯片109从下至上依次放置于基板103的左侧。而四片SRAM芯片110、111、112、113依次叠层设置于基板103的右侧。并且四片SRAM芯片110、111、112、113的叠装方法与左侧的芯片叠装方法基本相同，在此不再介绍。
此外，为公开、清楚起见，现将PowerPC处理器裸芯片108所有管脚的连接关系公开于表1。
 
表1 PowerPC处理器裸芯片所有管脚的连接关系表
序号 信号管脚 连接基板 连接FPGA 是否需要引出模块
1.    BR 上拉 是 /
2.    BG 上拉 是 /
3.    ABB 上拉   /
4.    TS   是 /
5.    A[0..31]   是 /
6.    AP[0..3]   是 /
7.    APE 上拉 是 /
8.    TT[0..4]   是 /
9.    TSIZ[0..2]   是 /
10.  TC[0..1]   是 /
11.  CSE[0..1]   是 /
12.  TBST   是 /
13.  GBL   是 /
14.  CI 上拉 是 /
15.  WT   是 /
16.  AACK 上拉 是 /
17.  ARTRY 上拉 是 /
18.  DBWO 上拉 是 /
19.  DBG 上拉 是 /
20.  DBB 上拉 是 /
21.  DH[0..31]   是 /
22.  DL[0..31]   是 /
23.  DP[0..7]   是 /
24.  DPE   是 /
25.  DBDIS 上拉 是 /
26.  TA   是 /
27.  TEA   是 /
28.  DRTRY   是 /
29.  INT   是 /
30.  SMI   是 /
31.  MCP   是 /
32.  CKSTP_IN 上拉 是 /
33.  CKSTP_OUT 上拉 是 /
34.  SRESET   是 /
35.  RSRV   是 /
36.  QREQ   是 /
37.  QACK   是 /
38.  TBEN   是 /
39.  TLBISYNC   是 /
40.  TBST   是 /
41.  PLL[0..3] 上拉   是
42.  TDI 上拉   是
43.  TDO 上拉   是
44.  TMS 上拉   是
45.  TCK 上拉   是
46.  TRST 上拉   是
47.  HRESET 上拉   是
48.  SYSCLK 上拉   是
49.  CLK_OUT 上拉   是
50.  L1_TSTCLK 上拉   /
51.  L2_TSTCLK 上拉   /
52.  LSSD_MODE 上拉   /
53.  MCP 上拉   /
图3所示是本PowerPC计算机模块的原理框图，图3主要示意裸芯片之间的连接关系。如以上内容所述，PowerPC处理器虽然具有高性能、低功耗、强大的指令和数据吞吐量等诸多优点，但该类处理器内部缺少对外部存储器、IO的直接访问控制功能，必须通过桥接芯片来实现对外设的访问。由于传统桥芯片MPC106/107桥接功能复杂、缺少灵活性、芯片功耗大等缺点。该发明使用可编程器件——FPGA来设计PowerPC处理器（CPU）访问外设的逻辑，如图3所示，PowerPC处理器裸芯片108与FPGA芯片106的管脚一一对应相连，FPGA芯片106与Flash芯片109以及四片SRAM芯片110、111、112、113的管脚依次一一对应相连。PowerPC处理器裸芯片108通过FPGA芯片106来访问Flash芯片109以及四片SRAM芯片110、111、112、113。
图4是FPGA芯片内部的功能模块划分，其主要包括以下模块：读写对象检测模块、SRAM读写模块、Flash读写模块、串口读写模块等。在对功能模块设计介绍之前需对该具有抗辐性能的PowerPC计算机模块的地址空间分配做一说明，如表2所示。
 
表2 PowerPC计算机模块的地址空间分配 
地址空间 访问对象
0x00000000—0x00400000 SRAM
0x00600000—0x0x00600010 串口
0xFFC00000—0xFFFFFFFF FLASH
读写对象检测模块是总线控制器中的核心模块，负责将PowerPC处理器发出的相关关键信号进行译码，起到操作类型翻译的工作。由于PowerPC总线协议总共支持32种操作。针对该具有抗辐性能的PowerPC计算机模块主要使用到的操作类型有单拍读、单拍写、突发读、突发写等。操作类型检测模块根据TBUST及TT[0-4]判断此次数据传输的类型，判断具体的操作类型，并结合相应的地址范围使能相关模块。其中TS信号有效表示PowerPC处理器要发起一次数据传输；TT[0-4]为传输属性信号，指示该次数据传输的类型；TBUST信号若有效则表示此次PowerPC处理器开始进行突发传输，即一次性读取32字节的数据量；地址线低三位ADD[29-31]和TSIZ[0-2]信号一起决定此次数据传输的数据量大小；地址线高29位ADD[0-28]决定此次PowerPC处理器的访问对象。
图5是存储器单拍读写模块的设计流程图，系统运行中始终检测TS信号，当该信号有效即为低电平，意味着PowerPC处理器要进行一次数据传输，再结合Transfer Type——TT[4..0]信号线判断读写类型。如果是单拍读写，还要判断地址线的低三位，该三位地址线决定数据总线上的有效字节。然后再根据TSIZ[0-3]信号线决定该次读写数据量，从而使相应的SRAM的片选、读写使能信号有效。然后，经过若干时钟的延时，低有效AACK、TA两信号一个时钟，至此单拍读写操作结束。需要注意的是，在进行读操作中，PowerPC处理器是在AACK、TA上升沿锁存数据的，因此在AACK、TA从低到高的两个时钟周期内SRAM的片选及读写使能信号一定要始终有效。
图6所示是存储器突发读写模块的设计流程图。SRAM突发操作方式是在实现cache功能时所特有的，每次可实现32字节数据传输，传输速度快、效率高。对SRAM的突发传输流程介绍如下，需要注意的是32字节数据需要进行四次8字节传输，每次传输完成后都要拉低TA信号，而当四次传输完成后，拉低AACK表示该次突发传输结束。同单拍读写操作突发读过程中，PowerPC处理器是在AACK、TA的上升沿锁存数据的，因此要保证AACK、TA的上升沿时，SRAM的片选CS及读使能OE信号保持有效。
附图7是串口写模块的设计流程图，当检测到TS信号有效时，对地址进行判断。若是串口地址，则进一步判断是读还是写操作。确定是写串口操作后，根据TSIZ[0-2]及ADD[29-31]信号判断数据总线上准备写入的数据，将这些数据按顺序放入内部缓存，之后使能AACK和TA信号，通知PowerPC处理器：要写的数据已保存，使得PowerPC处理器可以继续进行其他操作。然后根据串口格式，并按照顺序将缓存中的数据依次发出。
附图8是串口读模块的设计流程图。关于串口读模块，总线控制器始终检测串口输入引脚，根据串行通讯协议——检测到为低电平时，表示传输数据的开始。串口控制器根据相应的波特率将后续的8位数据进行缓存处理，同时使能中断信号，通知PowerPC处理器进行数据读取操作。PowerPC处理器根据串口地址发出读数据请求，总线控制器依次将缓存中的数据放至PowerPC处理器数据总线的高8位。当PowerPC处理器读完缓存中的数据后，总线控制器使中断信号无效。关于Flash存储器的读写可参照上述SRAM存储器模块的读写设计方法，需要注意地方是读写Flash时需严格按照Flash的控制时序及规则。
上述实施例仅是为了方便说明而举例，本发明所主张的权利范围应以申请专利范围所述为准，而非仅限于所述实施例。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。 

Claims (16)

1.一种具有抗辐性能的PowerPC计算机模块，其特征在于，包括：
基板，具有多层结构，且每层结构上均设置有电路图案；
若干具有抗空间辐射指标的裸芯片，所述若干具有抗空间辐射指标的裸芯片分别通过粘合层依次从基板向上叠加粘合；所述若干具有抗空间辐射指标的裸芯片的管脚通过所述电路图案引出，且所述若干具有抗空间辐射指标的裸芯片通过所述电路图案实现管脚互连；
至少一层转接芯片，其上设置有重布线图案，用于所述若干具有抗空间辐射指标的裸芯片之间的互连或裸芯片与所述基板的互连；
管壳以及盖板，所述基板、所述若干具有抗空间辐射指标的裸芯片以及所述至少一层转接芯片均设置于所述管壳内，通过所述管壳及所述盖板实现封装。
2.如权利要求1所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述若干具有抗空间辐射指标的裸芯片包括PowerPC处理器裸芯片、FPGA芯片、至少一片Flash芯片以及至少四片SRAM芯片，其中，所述FPGA芯片作为所述具有抗辐性能的PowerPC计算机模块的桥片。
3.如权利要求2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述PowerPC处理器裸芯片的型号为SM603eDICE型芯片。
4.如权利要求2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述FPGA芯片的型号为SMQV300DICE型芯片，所述Flash芯片的型号为SM29LV320DICE型芯片，所述SRAM芯片的型号为SM7C1041CV33DICE型芯片。
5.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述若干具有抗空间辐射指标的裸芯片通过若干金丝或凸点与所述基板连接。
6.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述基板上安装有若干无源器件，以构成完整的PowerPC计算机系统。
7.如权利要求6所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述无源器件包括电阻以及电容。
8.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述基板的底层的表面设置有BGA焊球，用于所述具有抗辐性能的PowerPC计算机模块装配时与印制电路板的连接。
9.如权利要求8所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述若干具有抗空间辐射指标的裸芯片的管脚通过所述电路图案引出至所述BGA焊球。
10.如权利要求8所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述BGA焊球的数量为324个。
11.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述基板为陶瓷基板。
12.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述若干具有抗空间辐射指标的裸芯片分别通过粘合层依次从基板向上叠加粘合。
13.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述管壳的材料为可伐材料。
14.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述盖板的材料为复合金属材料。
15.如权利要求14所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述盖板的材料为铅或可伐材料。
16.如权利要求1或2所述的具有抗辐性能的PowerPC计算机模块，其特征在于，所述具有抗辐性能的PowerPC计算机模块的外形尺寸为26mm×26mm×2mm。
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