CN107369652A - 一种系统级封装方法及其封装单元 - Google Patents

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Abstract

本发明公开了一种系统级封装方法及其封装单元。其中，所述系统级封装方法包括：将高干扰元件及外围电路元件独立设置，形成电容电阻阵列；通过预定的封装方式，形成若干种确优芯片；堆叠所述电容电阻阵列以及所述确优芯片，形成3D堆叠裸片；将所述3D堆叠裸片与多芯片封装单元与多芯片模组组成至一个系统级封装单元中。将大容量电容、电阻或电感等的高干扰元件及外围电路元件独立设置，成为3D堆叠裸片中的独立的一层，在SIP过程中能够简化布局和提升抗干扰设计，有效的节省了空间，提高了性能。

Description

一种系统级封装方法及其封装单元
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种系统级封装方法及其封装单元。
背景技术
传统的芯片封装过程中，IC产品可以通过多种不同的封装方式，装配于各种封装结构中。然后，将其装入盒子或模块中，形成最终的出厂产品。而随着技术的不断发展，市场对于IC产品的集成度和体积的要求越来越高。由此，基于新的多芯片封装和模块化技术的出现(MCP、MCM等)，使得单一模块内可以设置、集成更多的元器件。
而系统级封装(SIP)是近来的最新技术，能够将多种不同的组件安装到一个公共基底上，在单一芯片上集成多个功能模块，并相互连接，发挥系统级功能。
但在现有的系统级封装过程中，由于元器件的集成度很高，各个功能模块之间需要进行复杂的布局设计，协调并避免元件之间可能存在的干扰。IC设计所需的时间较长，灵活性不足，导致产品的制造时间和成本较高。
因此，现有技术还有待发展。
发明内容
鉴于上述现有技术的不足之处，本发明的目的在于提供一种系统级封装方法及其封装单元，旨在解决现有技术中系统级封装的设计复杂，制造成本高的问题。
为了达到上述目的，本发明采取了以下技术方案：
一种系统级封装方法，其中，所述系统级封装方法包括：
将高干扰元件及外围电路元件独立设置，形成电容电阻阵列；
通过预定的封装方式，形成若干种确优芯片；
堆叠所述电容电阻阵列以及所述确优芯片，形成3D堆叠裸片；
将所述3D堆叠裸片与多芯片封装单元与多芯片模组组成至一个系统级封装单元中。
所述的系统级封装方法，其中，所述形成3D堆叠裸片的方法包括：
在所述确优芯片和3D堆叠裸片之间设置绝缘隔离层；
依据预定的设计要求，设置对应的金属层，通过绝缘隔离层之间的通孔连接所述电容电阻阵列及确优芯片。
所述的系统级封装方法，其中，所述电容电阻阵列包括依次排列的，具有不同电阻值的若干电阻元件和具有不同电容值的若干电容元件；
所述电容元件和电阻元件之间依据预定的芯片布局设计，形成对应的设置值及电容元件或电阻元件之间的连接。
一种系统级封装单元，其中，所述系统级封装单元包括至少一个如上所述的电容电阻阵列。
有益效果：本发明提供的一种系统级封装方法及其封装单元，将大容量电容、电阻或电感等的高干扰元件及外围电路元件独立设置，成为3D堆叠裸片中的独立的一层，在SIP过程中能够简化布局和提升抗干扰设计，有效的节省了空间，提高了性能。
另外，上述独立设置电容电阻阵列的封装方法，能够提供更好的IC设计灵活性和可靠性，这一阵列的开发结构简单，处理成本低，布局方法灵活，能够很好的进行应用。
附图说明
图1为现有的系统级封装方法的具体实例示意图。
图2为本发明具体实施例的系统级封装方法的方法流程图。
图3为本发明具体实施例的系统级封装方法的3D堆叠裸片的结构示意图。
图4为本发明具体实施例的系统级封装方法的电阻电容阵列的结构示意图。
具体实施方式
本发明提供一种系统级封装方法及其封装单元。为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
如图1所示，为系统级封装(SIP)单元的装配流程实例。亦即将多种IC产品(具有特定功能的模块或者芯片)、分立元件(电容、电阻、有源元件等)以及多芯片封装(MCP)和多芯片模组(MCM)装配至一个印刷电路板中。
首先，将确优芯片(Know Good Die KGD)被组装成不同的封装，例如，小型轮廓J-引线(SOJ)，四方扁平封装(QFP)，针栅阵列(PGA)，球栅阵列(BGA)等(其具体使用的封装形式取决于实际使用需求或者客户的要求)。
其中的一些被安置在较小的封装里(和KGD裸片尺寸一样小)，从而形成了芯片尺寸封装(CSP)。而多个CSP堆则被一起被安装到一个多芯片封装(MCP)里或多个芯片模块(MCM)，组装在一个系统级封装(SiP)单元里。
最后，所有这些IC芯片，SIP和分立元件被安装到印刷电路板(PCB)上，电路板上有预先布设的金属线(用于连接所有电子系统)，最后放在外壳内，形成消费者通常看到的最终产品。
如图1所示，封装类型1，2和3分别被装入CSM和MCP。此外CSP，CSP和CSP，都可以是BGA型封装，它们通过球焊层叠在一起。在大多数情况下，BGA与存储器芯片采用相同的封装。但在另一些情况下，可以采用数字逻辑电路、存储器或模拟芯片混合的方式。除非，在芯片设计阶段，工程师采用布局设计工具来提供金属连接的路由。
如图2所示，为本发明具体实施例的系统级封装方法。其中，所述系统级封装方法包括：
S1、将高干扰元件及外围电路元件独立设置，形成电容电阻阵列。
S2、通过预定的封装方式，形成若干种确优芯片。
S3、堆叠所述电容电阻阵列以及所述确优芯片，形成3D堆叠裸片。
S4、将所述3D堆叠裸片与多芯片封装单元与多芯片模组组成至一个系统级封装单元中。
在本发明所述的系统级封装方法中，可以采用与图1所示的，现有的封装过程相同或者相类似的具体操作流程(具体可以依据实际情况所确定)，区别在于采用了包含有电容电阻阵列的3D堆叠裸片。由于这些元件独立集中设置于特定的电容电阻阵列中，由此可以进一步的简化设计和占位，降低生产成本。
具体的，所述形成3D堆叠裸片的方法包括：
首先，在所述确优芯片和3D堆叠裸片之间设置绝缘隔离层。然后，依据预定的设计要求，设置对应的金属层并通过绝缘隔离层之间的通孔连接所述电容电阻阵列及确优芯片。
如图3所示，为本发明所述3D堆叠裸片的具体实施例的示意图。在本实施例中，有三种不同封装的KGD(即KGD1、KGD2、KGD3)，其与电阻电容阵列RCA堆叠。
各层之间设置有绝缘隔离层P以及金属层M。各层之间可以通过连接通孔VIA实现连接。
一般情况下，KGD与存储器芯片为相同的封装。但有时也可以采用数字逻辑电路、存储器或模拟芯片混合封装这样的做法。除非在芯片设计阶段，设计人员采用布局设计工具来提供金属层连接的路径。
上述3D堆叠裸片模块和MCP1以及MCM组装在系统级封装(SIP)单位里，然后，与IC芯片和杂项的分立元件(例如有源器件)一起，组装到PCB上，最后所有的器件装入盒内形成最终产品。这样的方式能够减少SIP封装的成本以及体积，简化布局设计。
如图4所示，为本发明具体实施例的电容电阻阵列的示意图。其可以包括：依次排列的，具有不同电阻值的若干电阻元件和具有不同电容值的若干电容元件。电容C和电阻R分别占用特定的区域。
所述电容元件和电阻元件之间依据预定的芯片布局设计，形成对应的设置值及电容元件或电阻元件之间的连接。
如图所示，所述电容电阻阵列的结构简单，可以采用现有的，成本较低的芯片加工技术快速的制造(一般的，使用1U以上的低分辨率和不超过6个的掩膜步骤完成)。
在实际制造过程中，可以在基板上集成多种不同种类的元件，根据实际的需求选择对应的电阻值和电容值。使用现有合适的工具，提供自定义的可编程金属连接布局(依据用户或者实际情况的需要)。
这样的电容电阻阵列，可以包含几乎全部需要的电容和电阻值，使用的加工技术简单，提供多种不同组合的电容、电阻选项，内置到相对较小的裸片上，具有非常低的成本。其总体开发结构简单，处理成本低，布局方法灵活。
上述系统级封装方法，通过简化布局和抗干扰设计及处理零件(如大电容，漏电阻器或电感)的方法，在SIP环境中堆栈IC裸片，以节省空间和提高性能。另外，电阻电容阵列(RCA)的方法(和产品)提供了IC设计的灵活性和更好的可靠性，同时节省了装配和制造的时间和成本。而且采用电容电阻阵列可以减少占用空间，从而缩小最终产品的尺寸，并为组装产品的进一步整合和改进创造了空间。
本发明还提供了一种系统级封装单元。其中，所述系统级封装单元包括至少一个如上所述的电容电阻阵列。
这一基于电容电阻阵列的系统级封装方法及封装单元可以减少封装的复杂性，提高可靠性，缩减占位空间并降低成本。整合最先进的设计、加工和组装技术，可以生产出高级的SIP，能够适用于多种电子终端产品。
可以理解的是，对本领域普通技术人员来说，可以根据本发明的技术方案及本发明构思加以等同替换或改变，而所有这些改变或替换都应属于本发明所附的权利要求的保护范围。

Claims (4)

1.一种系统级封装方法，其特征在于，所述系统级封装方法包括：
将高干扰元件及外围电路元件独立设置，形成电容电阻阵列；
通过预定的封装方式，形成若干种确优芯片；
堆叠所述电容电阻阵列以及所述确优芯片，形成3D堆叠裸片；
将所述3D堆叠裸片与多芯片封装单元与多芯片模组组成至一个系统级封装单元中。
2.根据权利要求1所述的系统级封装方法，其特征在于，所述形成3D堆叠裸片的方法包括：
在所述确优芯片和3D堆叠裸片之间设置绝缘隔离层；
依据预定的设计要求，设置对应的金属层，通过绝缘隔离层之间的通孔连接所述电容电阻阵列及确优芯片。
3.根据权利要求1所述的系统级封装方法，其特征在于，所述电容电阻阵列包括依次排列的，具有不同电阻值的若干电阻元件和具有不同电容值的若干电容元件；
所述电容元件和电阻元件之间依据预定的芯片布局设计，形成对应的设置值及电容元件或电阻元件之间的连接。
4.一种系统级封装单元，其特征在于，所述系统级封装单元包括至少一个如权利要求1-3任一所述的电容电阻阵列。
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