JPH05226565A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH05226565A
JPH05226565A JP4028675A JP2867592A JPH05226565A JP H05226565 A JPH05226565 A JP H05226565A JP 4028675 A JP4028675 A JP 4028675A JP 2867592 A JP2867592 A JP 2867592A JP H05226565 A JPH05226565 A JP H05226565A
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
semiconductor device
wire
bonded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4028675A
Other languages
English (en)
Inventor
Seiji Yashiro
誠司 八代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP4028675A priority Critical patent/JPH05226565A/ja
Publication of JPH05226565A publication Critical patent/JPH05226565A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】効率的に複数の半導体素子を内部に搭載するこ
とができる半導体装置を提供する。 【構成】インナーリード１ａ、１ｃの上面に絶縁用フィ
ルム５ｃを貼り、下面に絶縁用フィルム５ｄを貼り、イ
ンナーリード１ｂ、１ｄの上面に絶縁用フィルム５ａを
貼り、下面に絶縁用フィルム５ｂを貼り、絶縁用フィル
ム５ａ、５ｃの上に半導体素子３ｂを接着して、絶縁用
フィルム５ｂ、５ｄの下に半導体素子３ａを接着して、
半導体素子３ａ、３ｂとインナーリード１ａ〜１ｄは金
線４でワイヤボンディングされ、モールドレジン２で封
止されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、内部に半導体素子を
効率的に搭載し、高集積化に寄与し得る半導体装置に関
する。
【０００２】
【従来の技術】従来、ＩＣパッケージ内のダイ・パッド
に半導体素子を搭載して、この半導体素子とインナーリ
ードとをワイヤボンディングして結線していた。
【０００３】しかしながら最近は、高集積化を目的とし
て半導体メモリーなどの用途において高速化や、低消費
電力化や出力の語構成の多ビット化に好適なＣＯＬ（Ｃ
ｈｉｐ Ｏｎ Ｌｅａｄ）構造やＬＯＣ（Ｌｅａｄ Ｏ
ｎ Ｃｈｉｐ）構造が採用されつつある。これらの技術
内容については、例えば文献：日経マイクロデバイス、
１９９１年２月号、ｐｐ８１〜ｐｐ９７、『メモリー向
けリードフレームに大変革、ＬＯＣ構造を使う１６Ｍ
ＤＲＡＭ』などに示されている。
【０００４】
【発明が解決しようとする課題】上記の様な高集積化の
ための技術が開発されつつあり、これによると搭載する
半導体素子の素子面積を広くすることができ、類似する
回路を一つの半導体素子として集積できるが、異なる種
類の回路を異なる半導体素子として一つのＩＣパッケー
ジに複数搭載したい場合であっても従来の技術では実現
することができないという問題があった。
【０００５】つまり異なる種類の回路を集積した複数の
半導体素子を搭載することができる半導体装置が要請さ
れている。
【０００６】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、効率的に複数の半
導体素子を内部に搭載することができる半導体装置を提
供することである。
【０００７】
【課題を解決するための手段】この発明は、以上の目的
を達成するために、アイランド（ダイ・パッド）部を持
たないリードフレームのインナーリード（内部リード）
と、半導体素子とがワイヤボンディングされ、封止され
ている半導体装置において、以下の特徴的な構成で実現
したつまり、上記一部のインナーリードは、上面に第１
の絶縁体（例えば、絶縁フィルムや、絶縁テープや、絶
縁膜や、絶縁層など）を介して、ボンディングパッドを
上方向に露出させた少なくとも１以上の半導体素子（シ
リコンチップなど）と、下面に第２の絶縁体を介して、
ボンディングパッドを上記上方向に露出させた少なくと
も１以上の半導体素子とを支持しており、しかも前記上
面の半導体素子のボンディングパッドと、上記下面の露
出した半導体素子のボンディパッドとは重ならずに露出
して、この露出したボディングパッドと前記インナーリ
ードとがワイヤ（例えば、金線などで）ボディングされ
ていることを特徴とする。
【０００８】
【作用】この発明によれば、アイランド部を持たないの
でリードフレームの製造が簡単になり、上面の半導体素
子のボンディングパッドと、下面のボンディングパッド
とが重ならずに上方向に露出しているので、上方向から
従来のワイヤボンディング技術を使用して容易に配線を
行うことができる。そしてインナーリードの上面と下面
にそれぞれ絶縁体を介して複数の半導体素子を搭載でき
るので、従来に比べ高集積化を行うことができる。
【０００９】
【実施例】次にこの発明に係る半導体装置の好適な一実
施例を図面を用いて説明する。
【００１０】この一実施例は、一つのＩＣパッケージの
中にＣＯＬ（Ｃｈｉｐ Ｏｎ Ｌｅａｄ）構造とＬＯＣ
（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造とを兼ね備えた構造
を形成させることによって、複数の半導体素子（シリコ
ンチップなど）を搭載し得る半導体装置を実現するもの
である。
【００１１】図１はこの一実施例に係る半導体装置の縦
断面図である。図２はこの一実施例に係る半導体装置の
平面図である。
【００１２】この図１及び図２を用いてこの半導体装置
の構成を説明する。この半導体装置は、インナリード１
ａ〜１ｄをこの半導体装置の中央部を避ける様に引き回
してインナーリード１ｂ、１ｄの上面に絶縁用フィルム
５ａを貼り、下面には絶縁用フィルム５ｂを貼り、リー
ドピン１ａ、１ｃの上面には絶縁用フィルム５ｃを貼
り、下面には絶縁用フィルム５ｄを貼っている。この絶
縁用フィルムの材料としては、例えば接着力が強く耐湿
度性が良いものが好ましい。
【００１３】この半導体装置の上側の上記絶縁用フィル
ム５ａ、５ｃには半導体素子（半導体チップ）３ｂが接
着されている。そして下側の上記絶縁用フィルム５ｂ、
５ｄには半導体素子（例えば、シリコンチップなど）３
ａが接着されている。そして半導体素子３ｂは例えば金
線４ｂでインナーリード１ｇにワイヤボンディングして
結線されている。また半導体素子３ａは例えば金線４ａ
でインナーリード１ｆにワイヤボンディングして結線さ
れている。従ってインナーリード１ａ〜１ｄに対して半
導体素子３ｂはＣＯＬ構造形式をとっており、そして半
導体素子３ａはインナーリード１ａ〜１ｄに対して、Ｌ
ＯＣ構造形式をとっている。
【００１４】半導体素子３ａと３ｂの間で接続が必要で
ある場合は、インナーリードを引き回して、必要な所で
インナーリードと半導体素子３ａ、３ｂにワイヤボンデ
ィングすることによって配線させることもできる。
【００１５】また、インナーリード１ａ〜１ｄを支持土
台として半導体素子３ａ、３ｂを支えているので、イン
ナーリード１ａ〜１ｄの幅は広くすることが貼り付け面
積を広くして支える力を安定化させる上で好ましい。
【００１６】そして下側の半導体素子３ａのボンディン
グパッド６ａ、６ｂなどと、上側の半導体素子３ｂのボ
ンディングパッド７ａなどとが重ならない様に露出させ
ることによって、従来の上側からのワイヤボンディング
を可能にさせる。もしも下側の半導体素子３ｂのボンデ
ィングパッドと、上側の半導体素子３ｂのボンディング
パッドとが重なるとワイヤボンディングが困難になる。
【００１７】以上の様にして構成された半導体装置は内
部を樹脂であるモールドレジン２で固定化と、封止を行
いこの半導体装置を完成させている。
【００１８】以上の一実施例によれば、リードフレーム
に従来の様なアイランド（ダイ・パッド）部分を設ける
ことなく、リードフレームの一部のインナーリード１ａ
〜１ｄを半導体素子３ａ、３ｂの支持土台と使用して、
絶縁用フィルム５ａ〜５ｄをこれらのインナーリード１
ａ〜１ｄの上面と下面にそれぞれ貼り、これらの絶縁用
フィルム５ａ〜５ｄ上にそれぞれ半導体素子３ａ、３ｂ
を接着して、これらの半導体素子３ａ、３ｂから金線４
ａなどでインナーリード１ａ〜１ｄなどに結線する様に
構成しているので、２個の半導体素子３ａ、３ｂを一つ
のパッケージの中に、効率的に搭載させることができ
る。この様に構成することによって、回路集積度を高く
でき、リードフレームの製造も簡単になる。
【００１９】そして、上面の半導体素子３ｂのボンディ
ングパッド７ａなどと、下面のボンディングパッド６ａ
などとが重ならずに上方向に露出しているので、上方向
から従来のワイヤボンディング技術を使用して容易に配
線を行うことができる。
【００２０】しかも一つのパッケージ内に複数の半導体
素子３ａ、３ｂを搭載できるので、パッケージ外からの
電磁障害や、パッケージ内部から外への電磁障害も低減
させることができる。
【００２１】以上の一実施例においては、一つのＩＣパ
ッケージの中にインナーリードの上面と下面にそれぞれ
一つづつ半導体素子３ａ又は３ｂを搭載する例を説明し
たが、これに限るものではない。例えばそれぞれの面上
に絶縁用フィルムを介して２以上の半導体素子を搭載さ
せる様に構成することにも適用することもできる。
【００２２】以上の一実施例においては、インナーリー
ドの上面と下面のぞれぞれに絶縁用フィルムを貼り、こ
の絶縁用フィルムに半導体素子３ａ、３ｂを接着する様
にしたが、このフィルムは他の絶縁層や絶縁膜などで上
面側の半導体素子と下面側の半導体素子とが絶縁できる
程度の厚さにして構成してもよいし、インナーリードの
個々に、絶縁体を貼るように構成してもよい。
【００２３】以上の一実施例においては、ボンディング
ワイヤを金線で行ったが、これに限るものではない。例
えばアルミニウム線などであってもよい。
【００２４】
【発明の効果】以上述べた様にこの発明によれば、アイ
ランド部を持たないのでリードフレームの製造が簡単に
なり、一部のリードフレームの上面の半導体素子と下面
の半導体素子のボンディングパッドを重ならない様に上
方向に露出させているので、従来のワイヤボンディング
技術を使用して両方のボンディングを行うことができ、
半導体装置内の空間を効率的に使用して複数の半導体素
子を搭載して、高集積化を行うことができる。
【図面の簡単な説明】
【図１】この一実施例に係る半導体装置の縦断面図であ
る。
【図２】この一実施例に係る半導体装置の平面図であ
る。
【符号の説明】
１ インナーリード ２ モールドレジン ３ 半導体素子 ５ 絶縁用フィルム ４ 金線 ６、７ ボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/07 25/18

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】アイランド部を持たないリードフレームの
    インナーリードと、半導体素子とがワイヤボンディング
    され、封止されている半導体装置において、上記一部の
    インナーリードは、上面に第１の絶縁体を介して、ボン
    ディングパッドを上方向に露出させた少なくとも１以上
    の半導体素子と、下面に第２の絶縁体を介して、ボンデ
    ィングパッドを上記上方向に露出させた少なくとも１以
    上の半導体素子とを支持しており、しかも前記上面の半
    導体素子のボンディングパッドと、上記下面の露出した
    半導体素子のボンディパッドとは重ならずに露出して、
    この露出したボディングパッドと前記インナーリードと
    がワイヤボディングされていることを特徴とする半導体
    装置。
JP4028675A 1992-02-15 1992-02-15 半導体装置 Pending JPH05226565A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4028675A JPH05226565A (ja) 1992-02-15 1992-02-15 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4028675A JPH05226565A (ja) 1992-02-15 1992-02-15 半導体装置

Publications (1)

Publication Number Publication Date
JPH05226565A true JPH05226565A (ja) 1993-09-03

Family

ID=12255076

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4028675A Pending JPH05226565A (ja) 1992-02-15 1992-02-15 半導体装置

Country Status (1)

Country Link
JP (1) JPH05226565A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545365B2 (en) 2000-04-26 2003-04-08 Mitsubishi Denki Kabushiki Kaisha Resin-sealed chip stack type semiconductor device
DE19747105B4 (de) * 1996-12-27 2005-05-12 Lg Semicon Co. Ltd., Cheongju Bauelement mit gestapelten Halbleiterchips

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19747105B4 (de) * 1996-12-27 2005-05-12 Lg Semicon Co. Ltd., Cheongju Bauelement mit gestapelten Halbleiterchips
US6545365B2 (en) 2000-04-26 2003-04-08 Mitsubishi Denki Kabushiki Kaisha Resin-sealed chip stack type semiconductor device

Similar Documents

Publication Publication Date Title
JP2978861B2 (ja) モールドｂｇａ型半導体装置及びその製造方法
US6261865B1 (en) Multi chip semiconductor package and method of construction
US5352632A (en) Multichip packaged semiconductor device and method for manufacturing the same
US6744121B2 (en) Multi-chip package
US6118176A (en) Stacked chip assembly utilizing a lead frame
US6087722A (en) Multi-chip package
JP3118167B2 (ja) 電子パッケージおよびその製造方法
US7211883B2 (en) Semiconductor chip package
US6291881B1 (en) Dual silicon chip package
KR970006529B1 (ko) 반도체 장치
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
KR20050071637A (ko) 광 센서 패키지
US6483181B2 (en) Multi-chip package
JP2000058743A (ja) 半導体装置
US6437447B1 (en) Dual-sided chip package without a die pad
JP3415509B2 (ja) 半導体装置
US6414379B1 (en) Structure of disturbing plate having down set
KR20010022174A (ko) 반도체 장치 및 그 제조방법
JP2000049279A (ja) 半導体装置
JP2001060657A (ja) 半導体装置及びその製造方法
JPH05226565A (ja) 半導体装置
JPH04144269A (ja) 混成集積回路装置
JP2885786B1 (ja) 半導体装置の製法および半導体装置
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
JPH02143449A (ja) 半導体封止容器