JP6392163B2 - 配線基板及びその製造方法、半導体装置 - Google Patents

配線基板及びその製造方法、半導体装置 Download PDF

Info

Publication number
JP6392163B2
JP6392163B2 JP2015085102A JP2015085102A JP6392163B2 JP 6392163 B2 JP6392163 B2 JP 6392163B2 JP 2015085102 A JP2015085102 A JP 2015085102A JP 2015085102 A JP2015085102 A JP 2015085102A JP 6392163 B2 JP6392163 B2 JP 6392163B2
Authority
JP
Japan
Prior art keywords
wiring
adhesive layer
opening
substrate
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015085102A
Other languages
English (en)
Other versions
JP2016207743A (ja
JP2016207743A5 (ja
Inventor
小林 和貴
和貴 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015085102A priority Critical patent/JP6392163B2/ja
Priority to US15/090,791 priority patent/US9685391B2/en
Publication of JP2016207743A publication Critical patent/JP2016207743A/ja
Publication of JP2016207743A5 publication Critical patent/JP2016207743A5/ja
Application granted granted Critical
Publication of JP6392163B2 publication Critical patent/JP6392163B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • H01L23/296Organo-silicon compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、配線基板及びその製造方法、半導体装置に関する。
近年、動作時の電流により発熱する発熱性の部品を搭載するための配線基板が提案されている。このような配線基板では、例えば、配線基板の厚さ方向に、発熱性の部品の放熱を行うための銅ポストが形成されている。又、銅ポストは、銅めっきが施されたブラインドビアによって銅めっきが施された配線パターンに連続している。そして、この配線パターンに、銅ペーストを介して発熱性の部品が取り付けられている(例えば、特許文献1参照)。
特開2010−62199号公報
しかしながら、上記の配線基板では、配線基板のコアとなる基板上に接着層が設けられている。基板と接着層とは十分に密着させることが困難であり、外部応力により、基板と接着層との界面が剥離するおそれがある。
本発明は、上記の点に鑑みてなされたものであり、基板と接着層との密着性を向上した配線基板を提供することを課題とする。
本配線基板は、半導体素子又は電子部品が搭載される配線基板であって、放熱板と、一方の面及び他方の面を備え、前記他方の面が第1接着層を介して前記放熱板に接着された基板と、前記基板の一方の面に第2接着層を介して設けられた、前記半導体素子とは電気的に接続されない熱拡散用配線と、前記基板及び前記第2接着層を厚さ方向に貫通して設けられ、前記熱拡散用配線の前記第2接着層側の面と接合された複数の貫通配線と、を有し、前記基板には、夫々の前記貫通配線の周囲側面を露出する第1開口部が設けられ、前記第2接着層には、前記第1開口部と連通し、夫々の前記貫通配線の周囲側面及び前記熱拡散用配線の前記第2接着層側の面を露出する第2開口部が設けられ、前記第2開口部は、前記第1開口部よりも幅広に形成され、前記第1接着層は、前記基板の他方の面、前記基板の前記第1開口部内に露出する側面に接しており、前記第1開口部及び前記第2開口部を充填していることを要件とする。
開示の技術によれば、基板と接着層との密着性を向上した配線基板を提供できる。
第1の実施の形態に係る配線基板を例示する図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その7)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その8)である。 第1の実施の形態の変形例1に係る配線基板を例示する図である。 第1の実施の形態の変形例1に係る配線基板の製造工程を例示する図である。 第1の実施の形態の変形例2に係る配線基板を例示する図である。 第1の実施の形態の変形例3に係る配線基板を例示する図である。 第2の実施の形態に係る半導体装置を例示する図である。 第2の実施の形態の変形例1に係る半導体装置を例示する図である。 第2の実施の形態の変形例2に係る半導体装置を例示する図である。 半導体素子の外形と貫通配線との位置関係を説明する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る配線基板の構造]
まず、第1の実施の形態に係る配線基板の構造について説明する。図1は、第1の実施の形態に係る配線基板を例示する図であり、図1(b)は平面図、図1(a)は図1(b)のA−A線に沿う断面図である。
図1を参照するに、配線基板1は、大略すると、基板10と、接着層20と、配線31〜33と、めっき膜41〜45と、貫通配線50と、絶縁層60と、接着層70と、放熱板80とを有する。配線基板1において、基板10と、接着層20と、配線31〜33と、めっき膜41〜45と、貫通配線50とを備えた部分を配線部Zと称する場合がある。つまり、配線基板1は、配線部Zが接着層70を介して放熱板80上に配置された構造を有する。
なお、本実施の形態では、便宜上、配線基板1の絶縁層60側を上側又は一方の側、放熱板80側を下側又は他方の側とする。又、各部位の絶縁層60側の面を上面又は一方の面、放熱板80側の面を下面又は他方の面とする。但し、配線基板1は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を基板10の一方の面の法線方向から視ることを指し、平面形状とは対象物を基板10の一方の面の法線方向から視た形状を指すものとする。
配線基板1において、基板10としては、例えば、可撓性を有する絶縁樹脂フィルムを用いることができる。絶縁樹脂フィルムとしては、例えば、ポリイミド系樹脂製のフィルム(ポリイミドテープ)やエポキシ系樹脂製のフィルム、ポリエステル系樹脂製のフィルム等を用いることができる。但し、基板10は可撓性を有する絶縁樹脂フィルムには限定されず、例えば、FR4(Flame Retardant 4)規格のガラスエポキシ樹脂製の基板等を用いてもよい。基板10の厚さは、例えば、25〜75μm程度とすることができる。
接着層20は、基板10の一方の面に貼着され、配線31〜33を基板10に接着している。接着層20としては、例えば、エポキシ系接着剤又はビスマレイミド系接着剤等の絶縁樹脂製の耐熱性接着剤を用いることができる。接着層20の厚さは、例えば、5〜15μm程度とすることができる。接着層20は、本発明に係る第2接着層の代表的な一例である。
配線31〜33は、基板10の一方の面に接着層20を介して設けられた、互いに電気的に独立した配線である。配線31及び32は、半導体素子の端子と電気的に接続される電気接続用配線である。配線33は、半導体素子の動作には寄与しない(半導体素子とは電気的に接続されない)熱拡散用配線である。つまり、配線33には電流は流れない。電気接続用配線と熱拡散用配線とは、基板10上の同一平面(本実施の形態では、接着層20の上面)に設けることができる。配線33は、基板10及び接着層20を貫通する貫通配線50の一端と接続されている。配線31〜33に半導体素子を搭載する形態については後述する。
配線33(熱拡散用配線)の形成領域は、平面視において、半導体素子や電子部品又は半導体素子の放熱用端子や電子部品の放熱用端子が接合される絶縁層60の開口部60yの領域よりも外側に延在して、大きく設けられている。言い換えれば、接着層20の上面において、配線33が形成される領域は、配線31、32の形成領域よりも大きい。
例えば、図1(b)では、配線33は、配線31、32の形成領域を除き、接着層20の上面の領域を覆うようにH形状に設けられている。そして、配線33のH形状の各凹部分に配線31と配線32が対向するように配置されている。このように、配線33が形成される領域を広範囲に大きく延在させることで、半導体素子や電子部品の熱を貫通配線50だけでなく、配線33を介して平面方向にも拡散させることができるため、放熱効率を向上させることができる。
配線33の平面形状は、H形状に限らず、矩形形状、多角形、円形、これらを組合せた結合形状など配線31、32の形成領域を考慮した種々の形状を用いることができる。これらの場合は、配線33の一部が対向する配線31と配線32の間に配置されるように設ければよい(例えば、図12(b)参照)。
配線31〜33の材料としては、例えば、銅(Cu)等を用いることができる。配線31〜33の厚さは、例えば、18〜100μm程度とすることができる。
めっき膜41〜43は、配線31〜33の上面の絶縁層60から露出する部分に夫々設けられている。なお、図1(a)の断面には表れていないが、配線31には一方の外部接続端子となる領域が存在し、その領域上にめっき膜44が設けられている。すなわち、めっき膜41とめっき膜44とは導通している。同様に、配線32には他方の外部接続端子となる領域が存在し、その領域上にめっき膜45が設けられている。すなわち、めっき膜42とめっき膜45とは導通している。めっき膜41〜45は、例えば、細長状に形成され、所定の間隔を開けて並置することができる。
めっき膜41〜45の材料としては、例えば、Ni又はNi合金膜/Au又はAu合金膜をこの順番で積層形成しためっき膜を用いることができる。又、めっき膜の材料として、Ni又はNi合金膜/Pd又はPd合金膜/Au又はAu合金膜、Ni又はNi合金膜/Pd又はPd合金膜/Ag又はAg合金膜/Au又はAu合金膜、Ag又はAg合金膜、Ni又はNi合金膜/Ag又はAg合金膜、Ni又はNi合金膜/Pd又はPd合金膜/Ag又はAg合金膜等を用いてもよい。
めっき膜41〜45のうち、Au又はAu合金膜、Ag又はAg合金膜の膜厚は、0.1μm以上とすることが好ましい。めっき膜41〜45のうち、Pd又はPd合金膜の膜厚は、0.005μm以上とすることが好ましい。めっき膜41〜45のうち、Ni又はNi合金膜の膜厚は、0.5μm以上とすることが好ましい。
貫通配線50は、放熱用の配線でありサーマルビアとも称される。すなわち、貫通配線50は、配線基板1に発光素子等の動作時に発熱する半導体素子や電子部品が搭載された場合に、動作時に発する熱を放熱板80側に逃がす経路の一部となる部分である。貫通配線50は、基板10及び接着層20を厚さ方向に貫通して設けられ、配線33(熱拡散用配線)の接着層20側の面と接合されている。配線33の直下に複数の貫通配線50(図1の場合には、一例として6個)を設けることにより、放熱性を向上できる。
貫通配線50は配線33と一体に形成されている。貫通配線50の一端は配線33と接続されており、他端は基板10の他方の面から露出している。なお、図1(a)では、貫通配線50の他端が基板10の他方の面よりも凹んだ位置(基板10の一方の面と他方の面の間の位置)にあるが、貫通配線50の他端が基板10の他方の面と面一でもよく、貫通配線50の他端が基板10の他方の面から突出してもよい。
貫通配線50の平面形状は例えば円形とすることができ、その場合の直径は、例えば、0.1〜1mm程度とすることができる。但し、特に放熱性を向上させたい場合等には貫通配線50の直径を1mm以上としても構わない。なお、貫通配線50の平面形状は、例えば、楕円形や矩形等としても構わない。貫通配線50の厚さは、例えば、25〜75μm程度とすることができる。貫通配線50の材料としては、例えば、銅(Cu)等を用いることができる。
なお、配線31及び32の直下には貫通配線50は設けられていない。すなわち、電気接続用配線である配線31及び32は、平面上(接着層20の上面)のみに形成されている。言い換えれば、配線31及び32と放熱板80の間には、接着層20、基板10、及び接着層70が存在するのみである。そして、接着層20、基板10、及び接着層70内の平面視において配線31及び32と重複する領域には、貫通配線50及び電気接続を行う他の配線等も存在しない。このような構造とすることにより、配線31及び32と放熱板80との絶縁性を向上できる。
絶縁層60は、半導体素子が発光素子である場合に、発光素子の照射する光の反射率及び放熱率を上げるために、基板10上に設けられた反射膜である。絶縁層60は、配線31及び32(電気接続用配線)を選択的に露出する開口部60xと、配線33(熱拡散用配線)を選択的に露出する開口部60yを有する。前述のように、絶縁層60から露出する配線31〜33上にめっき膜41〜45が設けられている。絶縁層60の材料としては、例えば、エポキシ系樹脂、オルガノポリシロキサン等のシリコーン系樹脂に、酸化チタン(TiO)や硫酸バリウム(BaSO)等のフィラーや顔料を含有させたものを用いることができる。絶縁層60の材料として、これらの材料製の白色インクを用いてもよい。
絶縁層60は、接着層20の外縁部20aを露出するように設けると好適である。このように絶縁層60を設けると、配線基板1の製造工程において、最終的に配線基板1となる複数の領域を同時に作製して最後に個片化(切断)する際に、絶縁層60を切断しなくて済むため、絶縁層60周縁の欠けや脱落を防止できる。これにより、絶縁層60の表面積の減少を防止でき、絶縁層60の反射率の低下を防止できる。
基板10には、夫々の貫通配線50の周囲側面を露出する環状の第1開口部10yが設けられている。又、接着層20には、第1開口部10yと連通し、夫々の貫通配線50の周囲側面及び配線33(熱拡散用配線)の接着層20側の面(下面)を露出する環状の第2開口部20yが設けられている。第2開口部20yは、第1開口部10yよりも幅広に形成されている。
例えば、貫通配線50の平面形状が円形である場合には、貫通配線50の周囲側面を露出する平面形状が円環状の第1開口部10y及び第2開口部20yを形成することができる。そして、第2開口部20yの幅Wは、第1開口部10yの幅Wよりも幅広に形成することができる。つまり、第2開口部20yの開口径(外径)は、第1開口部10yの開口径(外径)よりも大きい。例えば、第2開口部20yの幅Wは0.075mm、第1開口部10yの幅Wは0.025mmとすることができる。
接着層70は、放熱板80上に設けられている。接着層70は、貫通配線50の周囲側面及び下端面に接している。又、接着層70は、基板10の他方の面、第1開口部10y内に露出する基板10の側面、第2開口部20y内に露出する基板10の一方の面、第2開口部20y内に露出する接着層20の側面、及び第2開口部20y内に露出する配線33の下面に接している。
接着層70は、第1開口部10y及び第2開口部20yを充填している。すなわち、接着層70は、貫通配線50の周囲側面、第1開口部10y内に露出する基板10の側面、第2開口部20y内に露出する接着層20の側面、第2開口部20y内に露出する配線33の下面が形成する隙間を充填している。
接着層70は、貫通配線50から伝達される熱を放熱板80側に逃がす経路の一部となる部分であるため、熱伝導率の高い材料を用いることが好ましい。接着層70としては、例えば、アルミナ等のフィラーを含有したエポキシ系接着剤又はビスマレイミド系接着剤等の絶縁樹脂製の耐熱性接着剤を用いることができる。基板10と放熱板80に挟持されている部分の接着層70の厚さは、例えば、20〜50μm程度とすることができる。接着層70は、本発明に係る第1接着層の代表的な一例である。
放熱板80は、基板10の他方の面に接着層70によって貼り付けられている。言い換えれば、基板10の他方の面が、接着層70を介して、放熱板80に接着されている。放熱板80の材料としては、例えば、熱伝導率の良い銅(Cu)やアルミニウム(Al)等から作製された金属板を用いることができる。放熱板80として、アルミナや窒化アルミニウム等のセラミックスやシリコン等の熱伝導率の高い絶縁材料で作製された絶縁板を用いてもよい。放熱板80の厚さは、例えば、100〜1000μm程度とすることができる。但し、特に放熱性を必要とする場合には、数mm程度の厚さとしてもよい。
ここで、配線31及び32の直下には貫通配線50を設けず、配線33の直下のみに貫通配線50を設けることの効果について説明する。仮に、配線31及び32の直下に貫通配線50を設けると、基板10の他方の面から露出する貫通配線50の他端が、アルミナ等のフィラーを含有した接着層70を介して、放熱板80と対向することになる。配線31及び32は電気接続用配線であるから、特に接着層70が薄い場合に(例えば、20〜50μm程度)、貫通配線50から接着層70を介して放熱板80にリークが生じ絶縁性が低下するおそれがある。
そのため、配線31及び32の直下に貫通配線50を設ける場合には、接着層70をある程度厚くして(例えば、100〜150μm程度)絶縁性を確保する必要がある。しかし、接着層70は貫通配線50と放熱板80との間に位置する放熱経路の一部である。絶縁性を確保するために接着層70を厚くすると熱抵抗が上がり、放熱性が低下する。すなわち、配線31及び32の直下に貫通配線50を設けると、絶縁性と放熱性とを両立させることが困難となる。
一方、本実施の形態では、配線31及び32の直下に貫通配線50を設けていないので、接着層70を薄くして(例えば、50μm程度)熱抵抗を下げても絶縁性が低下するおそれがない。又、配線33の直下には貫通配線50を設けているが、配線33は熱拡散用配線であって、搭載される半導体素子や電子部品との電気的な接続はなく、電流が流れない。そのため、貫通配線50の他端が比較的薄い接着層70(例えば、20〜50μm程度)を介して放熱板80と対向してもリークが生じることがない。
このように、配線31及び32の直下には貫通配線50を設けず、熱拡散用配線であって電流が流れない配線33の直下のみに貫通配線50を設ける構造により、比較的薄い接着層70を用いた場合にも絶縁性の確保と放熱性の向上とを両立させることができる。
次に、貫通配線50の周囲側面を露出する第1開口部10y及び第2開口部20yを設け、第1開口部10y及び第2開口部20y内に接着層70を充填することの効果について説明する。
仮に、第1開口部10y及び第2開口部20yを設けなかった場合を考える。この場合、一見すると貫通配線50の周囲側面と基板10及び接着層20とが接しているように思える。しかし、基板10はフィルム状の材料やリジッドな材料からなり流動性がないため、ミクロ単位で見ると貫通配線50の周囲側面と基板10とは完全には接していなく、ボイド(隙間)が存在している。又、接着層20は貫通配線50の形成時には既に硬化しており流動性がないため、ミクロ単位で見ると貫通配線50の周囲側面と接着層20とは完全には接していなく、ボイド(隙間)が存在している。ボイドが存在すると、リフロー時にボイドに残存している水蒸気が爆発するおそれがあり、配線基板1の信頼性を低下させる要因となる。
一方、本実施の形態では、貫通配線50の周囲側面を露出する第1開口部10y及び第2開口部20yを設け、第1開口部10y及び第2開口部20y内に接着層70を充填している。接着層70は、硬化前は液状又はペースト状であって流動性があるため、貫通配線50の周囲側面の形状に沿って第1開口部10y及び第2開口部20y内に流れ込み、例えば貫通配線50の周囲側面に微小な凹凸があったとしても、それを埋めるように充填される。その後、接着層70を硬化することで、貫通配線50の周囲側面と接着層70とは、界面にボイドが存在しない状態で接着される。これにより、リフロー時にボイドに残存している水蒸気が爆発するおそれがなくなり、配線基板1の信頼性を向上することができる。
又、第2開口部20yが第1開口部10yよりも幅広に形成されているため、接着層70は第2開口部20y内に露出する基板10の一方の面に接して形成される。接着層70において、第2開口部20y内に露出する基板10の一方の面に接する部分は楔の役割を果たし、基板10と接着層70とが外部応力等により剥離することを抑制できる。言い換えれば、基板10と接着層70との密着性を向上できる。
又、接着層70はアルミナ等のフィラーを含有しており熱伝導率が高いため、配線33(熱拡散用配線)から接着層70を介して放熱板80へ効率よく放熱できる。
なお、電流が流れる配線31及び32(電気接続用配線)と平面視で重複する領域には、絶縁性の高いポリイミド等からなる基板10が存在するため、上記の構造を採用しても、配線基板1の絶縁信頼性は確保できる。
[第1の実施の形態に係る配線基板の製造方法]
次に、第1の実施の形態に係る配線基板の製造方法について説明する。図2〜図9は、第1の実施の形態に係る配線基板の製造工程を例示する図である。なお、第1の実施の形態に係る配線基板の製造工程の説明で用いる断面図は、全て図1(a)に対応する断面図である。
まず、図2(a)に示す工程では、基板10として例えばリール状(テープ状)のポリイミドフィルムを準備し、基板10の一方の面にエポキシ系接着剤等を塗布して接着層20を形成する。エポキシ系接着剤等の代わりにエポキシ系の接着フィルムを貼着して、接着層20を形成してもよい。そして、一方の面に接着層20が形成された基板10に、基板10及び接着層20を貫通する貫通孔10xを形成する。貫通孔10xは、例えば、パンチングによって形成できる。なお、基板10等は配線基板1となる複数の領域を備えているが、各工程の説明では、配線基板1となる複数の領域のうちの1つのみを図示するものとする。
次に、図2(b)に示す工程では、接着層20上に、最終的にパターニングされて配線31〜33となる金属層30Aを形成し、所定の温度に加熱して接着層20を硬化させる。金属層30Aは、例えば、接着層20上に銅箔をラミネートすることにより形成できる。金属層30Aの厚さは、例えば、18〜100μm程度とすることができる。その後、図2(b)に示す構造体をウェットエッチング用の溶液(例えば、過酸化水素系の溶液)に含浸させることにより、貫通孔10x内に露出する金属層30Aの下面と、金属層30Aの上面のエッチングを行う(所謂ソフトエッチング)。このエッチング処理により、金属層30Aの表面に存在する防錆剤を除去すると共に、金属層30Aの表面を僅かな厚さ(例えば、0.5〜1μm程度)だけ除去する。なお、このエッチング処理は必要に応じて行えばよく、必須の処理ではない。
次に、図2(c)に示す工程では、貫通孔10x内に金属層30Aと一体に接続された貫通配線50を形成する。具体的には、例えば、まず、金属層30Aの上面にマスキングテープ(図示せず)を貼り付ける。マスキングテープは、電解めっき法により貫通配線50を形成する際に、金属層30Aの上面側にめっき膜が成長しないようにするために、金属層30Aの上面を覆うものである。
そして、マスキングテープを貼り付けた後、金属層30Aを給電層とする電解めっき法により貫通配線50を形成し、マスキングテープを除去する。貫通配線50は、貫通孔10x内に露出する金属層30Aの下面にめっき金属を析出させて、貫通孔10x内にめっき金属を充填することにより、柱状に形成する。貫通配線50は、一端(図中の上端)が金属層30Aと接続され、他端(図中の下端)が基板10の他方の面から露出するように形成する。
貫通電極50を形成する工程において、貫通配線50の他端と基板10の他方の面は、貫通配線50の他端が基板10の他方の面よりも凹んだ位置(基板10の一方の面と他方の面の間の位置)になるように形成する。貫通配線50の他端が基板10の他方の面よりも凹んだ位置になるようにめっき金属を析出させることによって、後述するプラズマエッチングの際に、貫通電極50の他端が基板10の他方の面よりも突出しない(図6(a)参照)、又は面一になる(図7(a)参照)ように形成することができる。そのため、配線部Zの厚さを薄くすることでき、放熱板80に接合する際の平坦性を確保することができる。
又、図2(c')に示すように、貫通電極50を形成する工程において、貫通配線50の他端と基板10の他方の面が面一になるように形成しても良い。この場合は、後述するプラズマエッチングの際に、貫通配線50の他端が基板10の他方の面から突出するが(図7(b)参照)、突出することで表面積が増加し、放熱性を向上させることができる。貫通配線50の材料としては、例えば、銅(Cu)等を用いることができる。
次に、図3(a)及び図3(b)に示す工程(図3(b)は平面図、図3(a)は図3(b)のA−A線に沿う断面図)では、金属層30Aをパターニングして、配線31〜33を形成する。なお、後工程において電解めっき法でめっき膜41〜45を形成するために、配線31〜33を形成すると同時に、配線31〜33に接続されたバスラインを形成するが、ここでは図示を省略する。配線31〜33を形成するには、具体的には、例えば、金属層30A上にレジスト(図示せず)を塗布し、配線31〜33及びバスラインのパターンに合わせた露光を行い、レジストに配線31〜33及びバスラインのパターンを現像する。そして、レジストを用いてエッチングを行うことにより、配線31〜33及びバスラインを形成(パターニング)する。その後、レジストを除去する。
この時、配線31、32と配線33の配線間のスペースTが狭い場合、配線31又は配線32に電圧が印可されると、近傍の配線である配線33にも反対の電圧が誘起され、放熱板80との絶縁信頼性に影響を与える可能性が生じる。そのため、配線31と配線31の近傍の配線33の配線間のスペースT及び配線32と配線32の近傍の配線33の配線間のスペースTは、電圧の誘起が生じないようにスペースを広く設けることが望ましい。
次に、図4(a)及び図4(b)に示す工程(図4(b)は平面図、図4(a)は図4(b)のA−A線に沿う断面図)では、配線31〜33を選択的に露出する(後に、めっき膜41〜45を形成する部分を露出する)絶縁層60(反射膜)を形成する。具体的には、配線31及び32(電気接続用配線)を選択的に露出する開口部60xと、配線33(熱拡散用配線)を選択的に露出する開口部60yを有する絶縁層60を形成する。
又、絶縁層60は、配線31と配線33の配線間のスペースT及び配線32と配線33の配線間のスペースTにも充填するように形成されている。配線31、32(電気接続用配線)と配線33(熱拡散用配線)の間にも絶縁層60を形成することで、絶縁性及び反射効率を向上させることができる。
絶縁層60としては、前述のように白系の材料を用いることができる。絶縁層60は、例えば、スクリーン印刷法等により形成できる。絶縁層60は、配線31〜33全体を覆うように白色インク等を形成後、フォトリソ法やブラスト処理やレーザ加工法等を用いて、めっき膜41〜45を形成する部分を露出させることにより形成してもよい。
なお、絶縁層60は、配線基板1となる各々の領域の接着層20の外縁部20aを露出するように形成すると好適である。このようにすると、配線基板1となる各々の領域を個片化(切断)する際に、絶縁層60を切断しなくて済むため、絶縁層60周縁の欠けや脱落を防止できるからである。そして、絶縁層60の欠けや脱落による表面での乱反射を防止でき、絶縁層60の反射率の低下を防止できるからである。必要に応じて、外縁部20aを露出しないように絶縁層60を設けてもよい(図9(d)参照)。
次に、図5(a)及び図5(b)に示す工程(図5(b)は平面図、図5(a)は図5(b)のA−A線に沿う断面図)では、配線31〜33上に電解めっき法でめっき膜41〜45を形成する。具体的には、例えば、マスキングテープ(図示せず)を基板10の他方の面側に貼り付ける。そして、配線31〜33に接続されたバスラインを含む給電経路により電解めっきを行い、配線31〜33の絶縁層60から露出する部分の上面にめっき膜41〜45を形成する。その後、マスキングテープを除去する。なお、めっき膜41〜45の材料や厚さ等は前述のとおりである。
次に、図6(a)及び図6(b)に示す工程(図6(a)は断面図、図6(b)は貫通配線50近傍の部分底面図)では、各貫通配線50の周囲側面を露出するように、基板10に第1開口部10yを形成すると共に、接着層20に第2開口部20yを形成する。具体的には、マスキングテープ500を基板10の一方の面側に貼り付ける。そして、基板10の他方の面をプラズマエッチングする。なお、マスキングテープ500は、プラズマエッチングの際に、プラズマが絶縁層60側に回って、絶縁層60側がエッチングされることを防ぐために設けるものである。
プラズマエッチングにより基板10の他方の面全面がエッチングされ、基板10が薄化される。又、エッチングは、貫通配線50の周囲側面と基板10及び接着層20との界面においても厚さ方向に生じ、基板10の他方の面がエッチングされた量と同程度、貫通電極50の周囲の基板10の側面及び接着層20の側面がエッチングされる。これにより、基板10に第1開口部10yが形成されると共に、接着層20に第1開口部10yと連通する第2開口部20yが形成される。
この際、接着層20は基板10よりもエッチングされやすいため、第2開口部20yの幅Wは第1開口部10yの幅Wよりも幅広に形成される。例えば、貫通配線50の平面形状が円形である場合には、貫通配線50の周囲側面を露出する平面形状が円環状の第1開口部10y及び第2開口部20yが形成され、第2開口部20yの開口径(外径)は第1開口部10yの開口径(外径)よりも大きく形成される。
又、前述のように、プラズマエッチングにより基板10の他方の面がエッチングされるため、貫通配線50の他端が基板10の他方の面よりも凹んだ位置に形成される。但し、図7(a)に示すように、貫通配線50の他端が基板10の他方の面と面一になるように形成されてもよい。或いは、図7(b)に示すように、貫通配線50の他端が基板10の他方の面から突出するように形成されてもよい。
第1開口部10y及び第2開口部20yを形成後、マスキングテープ500を除去する。そして、マスキングテープ500を除去後の図6(a)及び図6(b)に示す構造体の外縁部(絶縁層60から露出した領域の基板10及び接着層20等)を、例えば、プレス加工、NC加工、レーザ加工等により切断して個片化する。なお、配線31〜33に接続されたバスラインも同時に切断される。これにより、配線基板1の配線部Zが複数形成される。
次に、図8(a)に示す工程では、放熱板80上に接着層70を形成し、個片化された配線部Zを、接着層70を介して、放熱板80上に接着する。具体的には、例えば、スピンコート法により、放熱板80上に、アルミナ等のフィラーを含有した液状又はペースト状の熱硬化性のエポキシ系樹脂を塗布して接着層70を形成し、接着層70上に個片化された配線部Zを配置する。
次に、図8(b)に示す工程では、個片化された配線部Zを矢印F方向(放熱板80側)に加圧する。これにより、接着層70が第1開口部10y及び第2開口部20y内に流れ込んで、第1開口部10y及び第2開口部20y内に充填される。すなわち、接着層70が、貫通配線50の周囲側面、第1開口部10y内に露出する基板10の側面、第2開口部20y内に露出する接着層20の側面、第2開口部20y内に露出する配線33の下面が形成する隙間に充填される。この際、接着層70は流動性を有しているため、貫通配線50の周囲側面と接着層70との界面にボイドが形成されることはない。
これにより、接着層70は、貫通配線50の周囲側面及び下端面に接する。又、接着層70は、基板10の他方の面、第1開口部10y内に露出する基板10の側面、第2開口部20y内に露出する基板10の一方の面、第2開口部20y内に露出する接着層20の側面、及び第2開口部20y内に露出する配線33の下面に接する。そして、接着層70が第1開口部10y及び第2開口部20y内に充填された状態で、接着層70を所定の温度に加熱して硬化させる。以上の工程により、複数の配線基板1(図1参照)が完成する。
上述の製造方法では、個片化された構造体(配線部Z)を接着層70を介して放熱板80に接着しているが、これに限らない。例えば、バスラインを切断した構造体(配線部Z)に、第1開口部10y及び第2開口部20y内を充填すると共に基板10の下面を被覆する接着層70を形成し、構造体(配線部Z)及び接着層70を個片化する。次に、個片化された構造体(配線部Zと接着層70)を所定の温度及び圧力で放熱板80に積層しても良い。又、例えば、配線部Zは、接着層70を介して放熱板80に接着した後に、一括して個片化してもよい。この工程の場合、配線部Z、接着層70、放熱板80の側面は、例えば、面一となる。なお、本実施の形態では、配線部Z、接着層70、放熱板80が同一の平面形状(側面が面一)で図示されているが、これに限らず、例えば、配線部Z及び接着層70は放熱板80より平面形状が小さくてもよい。
なお、図3〜図5に示す工程に代えて図9に示す工程としてもよい。まず、図9(a)に示す工程では、図3(a)及び図3(b)に示す工程と同様にして、金属層30Aをパターニングして、配線31〜33及び配線31〜33に接続されたバスライン(図示せず)を形成する。
次に、図9(b)に示す工程では、配線31〜33上に電解めっき法でめっき膜41〜45を形成する。具体的には、例えば、配線31〜33の上面の所定部分(図1(a)及び図1(b)でめっき膜41〜45が形成されている部分)を選択的に露出するレジスト膜510を接着層20上に形成する。又、マスキングテープ520を基板10の他方の面側に貼り付ける。そして、配線31〜33に接続されたバスラインを含む給電経路により電解めっきを行い、配線31〜33のレジスト膜510から露出する部分の上面にめっき膜41〜45を形成する。なお、めっき膜41〜45の材料や厚さ等は前述のとおりである。次に、図9(c)に示す工程では、レジスト膜510及びマスキングテープ520を除去する。
次に、図9(d)に示す工程では、図4(a)及び図4(b)に示す工程と同様にして、配線31〜33上の所定の部分(例えば、めっき膜41〜45の外縁部以外を露出するよう)に、絶縁層60を形成する。なお、図9(d)では、接着層20の外縁部20aを露出しないように絶縁層60を設ける例を示している。
最後に、図9(d)に示す構造体の外縁部をプレス加工等により切断して個片化し、その後、図6〜図8と同様の工程を実行する。以上の工程により、複数の配線基板1が完成する。
〈第1の実施の形態の変形例1〉
第1の実施の形態の変形例1では、第1開口部10y及び第2開口20yを充填する接着層と、配線部Zを放熱板80上に固定する接着層とを個別に設ける例を示す。なお、第1の実施の形態の変形例1において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図10は、第1の実施の形態の変形例1に係る配線基板を例示する図であり、図10(b)は平面図、図10(a)は図10(b)のA−A線に沿う断面図である。
配線基板1Aでは、第1開口部10y及び第2開口20y内に接着層70Aが充填されている。そして、第1開口部10y及び第2開口20y内に接着層70Aが充填された配線部Zが接着層70Bを介して放熱板80上に固定されている。接着層70Aは本発明に係る第3接着層の代表的な一例であり、接着層70Bは本発明に係る第4接着層の代表的な一例である。
配線基板1Aを形成するには、図2(a)〜図6の工程を実行後、図11(a)に示すように、第1開口部10y及び第2開口20y内に接着層70Aを充填し、硬化させる。この際、接着層70Aの一部が基板10の下面側にはみ出してもよい。次に、放熱板80上に接着層70Bを形成し、第1開口部10y及び第2開口20y内に接着層70Aが充填された配線部Zを、接着層70Bを介して、放熱板80上に配置する。接着層70A及び70Bとしては、例えば、アルミナ等のフィラーを含有した液状又はペースト状の熱硬化性のエポキシ系樹脂を用いることができる。但し、接着層70Aと接着層70Bとは同じ材料を用いなくてもよく、例えば、接着層70Aとして、より充填性に優れた接着剤を選択することができる。
次に、図11(b)に示す工程では、個片化された配線部Zを矢印F方向(放熱板80側)に加圧しながら、接着層70Bを所定の温度に加熱して硬化させる。以上の工程により、複数の配線基板1A(図10参照)が完成する。
このように、第1開口部10y及び第2開口20y内に充填する接着層70Aと、配線部Zを放熱板80上に固定する接着層70Bとを分けることにより、夫々に適した接着材料を選択することが可能となり、設計自由度を向上できる。
〈第1の実施の形態の変形例2〉
第1の実施の形態の変形例2では、第1の実施の形態とは貫通配線を形成する領域が異なる配線基板の例を示す。なお、第1の実施の形態の変形例2において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図12は、第1の実施の形態の変形例2に係る配線基板を例示する図であり、図12(b)は平面図、図12(a)は図12(b)のA−A線に沿う断面図である。
配線基板1(図1参照)では、絶縁層60の開口部60yから露出している配線33(めっき膜43の形成領域)の直下に貫通配線50が設けられている。しかし、配線基板1Bでは、配線基板1とは異なり、絶縁層60の開口部60yから露出している配線33(めっき膜43の形成領域)の直下ばかりでなく、配線33の絶縁層60に覆われている領域にも貫通配線50が設けられている。言い換えれば、配線33の形成領域全体に複数の貫通配線50が設けられている。例えば、図14(b)のように、複数の貫通配線50を設けてもよい。
このように、配線33の全体に複数の貫通配線50を設けることで、放熱効率を更に向上させることができる。
説明の便宜上、複数の貫通配線50の説明や図示を省略する場合があるが、本実施形態全てに適応させることができる。
〈第1の実施の形態の変形例3〉
第1の実施の形態の変形例3では、第1の実施の形態とは貫通配線を形成する配線の平面形状が異なる配線基板の例を示す。なお、第1の実施の形態の変形例3において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図13は、第1の実施の形態の変形例3に係る配線基板を例示する図であり、図13(b)は平面図、図13(a)は図13(b)のA−A線に沿う断面図である。
図13を参照するに、配線基板1Cは、配線31〜33が配線31B〜33Bに置換された点が、配線基板1(図1参照)と相違する。配線31B〜33Bは、配線31〜33よりも接着層20上の狭い領域に設けられている。すなわち、配線31B〜33Bは、めっき膜41〜43が形成されている領域(半導体素子が実装される領域)近傍にのみ設けられている。
このように、配線31B〜33Bは、めっき膜41〜43が形成されている領域(半導体素子が実装される領域)近傍にのみ設けても構わない。熱拡散用配線である配線33Bの平面形状を小さくすると放熱性が低下するが、熱拡散用配線をどの程度の面積とするかは、要求される放熱性を考慮して適宜決定できる。
〈第2の実施の形態〉
第2の実施の形態では、第1の実施の形態で示した配線基板に半導体素子(発光素子)を搭載した半導体装置の例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図14は、第2の実施の形態に係る半導体装置を例示する図であり、図14(b)は平面図、図14(a)は図14(b)のA−A線に沿う断面図である。なお、半導体素子120と貫通配線50との位置関係を容易に把握できるようにするため、図14(b)において、半導体素子120を梨地模様で示し、更に、配線基板1上の半導体素子120以外の部材の図示を省略している。
図14を参照するに、半導体装置100は、配線基板1(図1参照)と、半導体素子120と、はんだ(図示せず)と、封止樹脂140とを有する。半導体素子120は、配線基板1の電気接続用配線である配線31、32の絶縁層60から露出する開口部60x(めっき膜41、42の面)及び熱拡散用配線である配線33の絶縁層60から露出する開口部60y(めっき膜43の面)に搭載されている。具体的には、半導体素子120は、電気接続用端子130と熱拡散用端子135を備えている。そして、半導体素子120は、はんだ(図示せず)を介して、配線基板1上の電気接続用配線である配線31,32(めっき膜41,42)及び熱拡散用配線である配線33(めっき膜43)にフェイスダウン状態でフリップチップ実装されている。そして、半導体素子120は、封止樹脂140により封止されている。封止樹脂140としては、例えば、シリコーン系等の絶縁樹脂に蛍光体を含有させた樹脂を用いることができる。なお、図14の例では、2個の半導体素子120が配線基板1上に並列に実装されているが、実装する半導体素子120の個数は任意とすることができる。
半導体素子120の電気接続用端子130は、例えば、下面(配線基板1と対向する面)の一端側にアノード端子、他端側にカソード端子が形成されている。半導体素子120としては、発光素子であるLED(Light Emitting Diode)を用いることができる。但し、発光素子はLEDには限定されず、例えば、面発光型レーザ等を用いてもよい。ここでは、半導体素子120がLEDであるとして、以降の説明を行う。
LEDである半導体素子120の電気接続用端子130の一方は、例えば、はんだ(図示せず)を介して、配線基板1のめっき膜41と接続されている。又、半導体素子120の電気接続用端子130の他方は、例えば、はんだ(図示せず)を介して、配線基板1のめっき膜42と接続されている。又、半導体素子120の下面の中央部近傍には熱拡散用端子135が設けられており、熱拡散用端子135は、はんだ(図示せず)を介して、配線基板1のめっき膜43と接続されている。配線基板1において、熱拡散用配線である配線33の形成領域は、第1の実施形態で述べたように、搭載される半導体素子120の熱拡散用端子の形成領域よりも大きいため、半導体素子120の発する熱を平面方向に効率よく拡散させて放熱させることができる。
配線基板1のめっき膜44及び45を、例えば、半導体装置100の外部に配置される電源や駆動回路等に接続し、半導体素子120の電気接続用端子130との間に所定の電位差を与えることにより、半導体素子120が発光する。半導体素子120は、発光時に発熱する。半導体素子120の発した熱は、めっき膜43及び配線33を介して貫通配線50に伝わり、更に、接着層70を経由して放熱板80に伝わり、放熱板80により放熱される。半導体素子120の熱拡散用端子の下側には複数の貫通配線50が設けられているので、半導体素子120の発した熱を効率よく放熱板80に伝達することができる。
〈第2の実施の形態の変形例1〉
第2の実施の形態の変形例1では、第1の実施の形態で示した配線基板に半導体素子(発光素子)を搭載した半導体装置の他の例を示す。なお、第2の実施の形態の変形例1において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図15は、第2の実施の形態の変形例1に係る半導体装置を例示する図であり、図15(b)は平面図、図15(a)は図15(b)のA−A線に沿う断面図である。なお、半導体素子120と貫通配線50との位置関係を容易に把握できるようにするため、図15(b)において、半導体素子120を梨地模様で示し、更に、配線基板1上の半導体素子120以外の部材の図示を省略している。
図15を参照するに、半導体装置100Aは、配線基板1(図1参照)と、電子部品110とを有する。図15では、2個の電子部品110が、電気接続用配線(配線31、32)の絶縁層60から露出する開口部60x(めっき膜41、42の面)及び熱拡散用配線(配線33)の絶縁層60から露出する開口部60y(めっき膜43の面)に搭載されている。なお、2個の電子部品110は、配線基板1上に並列に実装されているが、実装する電子部品110の個数は任意とすることができる。
電子部品110において、基板150には配線161〜163が形成されている。配線161,162は、半導体素子120と電気的に接続される2つの電気接続用端子である。又、配線163は、半導体素子120とは電気的に接続されず半導体素子搭載部及び放熱を備える放熱用端子である。放熱用端子である配線163の上面にはLEDである半導体素子120がフェイスアップ状態で実装されている。又、2つの電気接続用端子である配線161,162の上面は、半導体素子120のアノード端子及びカソード端子(図示せず)とボンディングワイヤ180を介して夫々接続されている。基板150の上面外縁部には、半導体素子120が発した光を反射するリフレクタ170が搭載されている。又、リフレクタ170の内側には、半導体素子120を封止する封止樹脂140が設けられている。
2つの電気接続用端子である配線161,162の下面は基板150の下面から露出しており、はんだ139を介して、夫々配線基板1の電気接続用配線である配線31,32(めっき膜41及び42)と接続されている。放熱用端子である配線163の下面は基板150の下面から露出しており、はんだ139を介して、配線基板1の熱拡散用配線である配線33(めっき膜43)と接続されている。配線基板1において、熱拡散用配線である配線33の形成領域は、第1の実施形態で述べたように、搭載される電子部品110の放熱用端子の形成領域よりも大きく設けられている。そのため、半導体素子120の発する熱を効率よく放熱できる。
配線基板1のめっき膜44及び45を、例えば、半導体装置100Aの外部に配置される電源や駆動回路等に接続し、半導体素子120のカソード端子とアノード端子との間に所定の電位差を与えることにより、半導体素子120が発光する。半導体素子120は、発光時に発熱する。半導体素子120の発した熱は、配線160の放熱用端子、めっき膜43、及び配線33を介して貫通配線50に伝わり、更に、接着層70を経由して放熱板80に伝わり、放熱板80により放熱される。電子部品110の放熱用端子の下側には複数の貫通配線50が設けられているので、半導体素子120の発した熱を効率よく放熱板80に伝達することができる。
〈第2の実施の形態の変形例2〉
第2の実施の形態の変形例2では、第1の実施の形態で示した配線基板に半導体素子(発光素子)を搭載した半導体装置の他の例を示す。なお、第2の実施の形態の変形例2において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図16は、第2の実施の形態の変形例2に係る半導体装置を例示する図であり、図16(b)は平面図、図16(a)は図16(b)のA−A線に沿う断面図である。なお、半導体素子120と貫通配線50との位置関係を容易に把握できるようにするため、図16(b)において、半導体素子120を梨地模様で示し、更に、配線基板1上の半導体素子120以外の部材の図示を省略している。
図16を参照するに、半導体装置100Bにおいて、半導体素子120は、配線基板1の熱拡散用配線である配線33の絶縁層60から露出する開口部60y(めっき膜43の面)に搭載されている。具体的には、配線基板1のめっき膜43上に、ダイアタッチ接着層190を介して、複数の半導体素子120がフェイスアップ状態で実装されている。各半導体素子120は、封止樹脂140により封止されている。なお、図16の例では、配線基板1上に4個の半導体素子120が実装されているが、実装する半導体素子120の個数は任意とすることができる。
めっき膜43の短手方向(めっき膜41〜45が配列された方向)には2つの半導体素子120がボンディングワイヤ180を介して直列に接続されている。例えば、めっき膜43の短手方向に配置された一方の半導体素子120のアノード端子と他方の半導体素子120のカソード端子とがボンディングワイヤ180を介して接続されている。そして、例えば、一方の半導体素子120のカソード端子がボンディングワイヤ180を介してめっき膜41に接続され、他方の半導体素子120のアノード端子がボンディングワイヤ180を介してめっき膜42に接続されている。又、めっき膜43の短手方向に直接に接続された2つの半導体素子120の組が、めっき膜43の長手方向に2組並列に接続されている。
配線基板1において、熱拡散用配線である配線33の形成領域は、搭載される半導体素子120の平面形状よりも大きく設けられている。そのため、半導体素子120の発する熱を効率よく放熱できる。
配線基板1のめっき膜44及び45を、例えば、半導体装置100Bの外部に配置される電源や駆動回路等に接続し、半導体素子120のカソード端子とアノード端子との間に所定の電位差を与えることにより、半導体素子120が発光する。半導体素子120は、発光時に発熱する。半導体素子120の発した熱は、めっき膜43及び配線33を介して貫通配線50に伝わり、更に、接着層70を経由して放熱板80に伝わり、放熱板80により放熱される。半導体素子120が搭載された配線33の下側には複数の貫通配線50が設けられているので、半導体素子120の発した熱を効率よく放熱板80に伝達することができる。
図14〜図16を参照しながら半導体装置について説明したが、配線部Zにおける半導体素子120の外形と貫通配線50の好ましい位置関係について、図17を参照しながら説明する。
図17は、半導体素子の外形と貫通配線との位置関係を説明する図である。図17に示すように、配線部Zに設けられる複数の貫通配線50は、平面視において、貫通配線50の外形の少なくとも一部が半導体素子120の外形と重複する範囲に配置するように設けられることが好ましい。又、半導体素子120の外形と重複する貫通配線50は、少なくとも2つ以上あることが好ましい。
例えば、図17(a)に示すように、平面視において、半導体素子120の外形の範囲内に少なくとも2つの貫通配線50の全部が位置していてもよい。但し、この場合、半導体素子120の外形の範囲内に位置する貫通配線50の数は3つでもよく、5つ以上でもよい。
又、図17(b)及び図17(c)に示すように、平面視において、半導体素子120の外形の範囲内に少なくとも2つの貫通配線50の外形の一部が位置していれば、夫々の貫通配線50の外形の一部が半導体素子120の外形の範囲外に部分的にはみ出してもよい。又、貫通配線50は、平面視において、半導体素子120の外形の任意の1辺に対して斜めに配置してもよいし、向い合うように配置してもよい。
又、図17(d)に示すように、平面視において、半導体素子120の外形の範囲内に少なくとも2つの貫通配線50が位置していれば、半導体素子120の外形の範囲内に全部が位置している貫通配線50と、部分的にはみ出した貫通配線50とが混在してもよい。又、平面形状の異なる貫通配線50が混在してもよい。
図17に例示したように、複数の貫通配線50が、平面視において、貫通配線50の外形の少なくとも一部が半導体素子120の外形と重複する範囲に配置するように設けることにより、更に、放熱性を向上させることができる。
すなわち、例えば、平面視において、半導体素子120の外形の範囲内に1つの貫通配線50しか配置されていない場合には、1つの貫通配線50に熱が集中するため放熱効果が低下する。本実施の形態のように、2つの貫通配線50の外形の少なくとも一部を半導体素子120の外形の一部と重複する範囲に配置することで、熱の集中を避けることが可能となり、放熱性を向上させることができる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、図16に示すように、半導体素子120をフェイスアップで実装し、半導体素子120の裏面とめっき膜43とをはんだ等で接続せずに接着層190を介して実装する場合には、めっき膜43を設けずに、配線33の全体を絶縁層60で被覆してもよい。つまり、絶縁層60に、配線33を露出する開口部を設けなくてもよい。この場合、配線33を被覆する絶縁層60上に、接着層190を介して、半導体素子120が実装される。つまり、半導体素子120の直下に絶縁層60が存在する。
又、配線基板1に搭載する半導体素子は発光素子には限定されず、動作時の電流により発熱する発熱性の半導体素子を搭載することができる。配線基板1は放熱性に優れているため、搭載する発熱性の半導体素子の放熱性を向上させ、熱に起因する問題を低減することができる。配線基板1A、1B、1Cに発熱性の半導体素子を搭載してもよい。発光素子以外の発熱性の半導体素子としては、例えば、パワー半導体素子等を挙げることができる。パワー半導体素子としては、例えば、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等を挙げることができる。
又、配線基板1等に実装する半導体素子の個数は任意とすることができる。
又、前述のように、半導体素子が発光素子である場合には、発光素子の照射する光の反射率及び放熱率を上げるため、絶縁層60を白色インク等を用いた反射膜とすると好適である。しかし、発光素子以外の発熱性の半導体素子を搭載する場合には、絶縁層60を反射膜とする必要はなく、絶縁層60に反射膜とは異なる機能を持たせることができる。例えば、絶縁層60をソルダーレジスト層としてもよいし、エポキシ系樹脂やポリイミド系樹脂等からなる種々の絶縁層としてもよい。又、絶縁層60を形成しなくてもよい。
1、1A、1B、1C 配線基板
10 基板
10x 貫通孔
10y 第1開口部
20、70、70A、70B、190 接着層
20a 接着層の外縁部
20y 第2開口部
30A 金属層
31〜33 配線
41〜45 めっき膜
50 貫通配線
60 絶縁層
60x、60y 開口部
80 放熱板
100、100A、100B 半導体装置
110 電子部品
120 半導体素子
130 電気接続用端子
135 熱拡散用端子
139 はんだ
140 封止樹脂
150 基板
160 配線
170 リフレクタ
180 ボンディングワイヤ
T スペース
Z 配線部

Claims (10)

  1. 半導体素子又は電子部品が搭載される配線基板であって、
    放熱板と、
    一方の面及び他方の面を備え、前記他方の面が第1接着層を介して前記放熱板に接着された基板と、
    前記基板の一方の面に第2接着層を介して設けられた、前記半導体素子とは電気的に接続されない熱拡散用配線と、
    前記基板及び前記第2接着層を厚さ方向に貫通して設けられ、前記熱拡散用配線の前記第2接着層側の面と接合された複数の貫通配線と、を有し、
    前記基板には、夫々の前記貫通配線の周囲側面を露出する第1開口部が設けられ、
    前記第2接着層には、前記第1開口部と連通し、夫々の前記貫通配線の周囲側面及び前記熱拡散用配線の前記第2接着層側の面を露出する第2開口部が設けられ、
    前記第2開口部は、前記第1開口部よりも幅広に形成され、
    前記第1接着層は、前記基板の他方の面、前記基板の前記第1開口部内に露出する側面に接しており、前記第1開口部及び前記第2開口部を充填していることを特徴とする配線基板。
  2. 前記基板上の熱拡散用配線と同一平面に設けられた、前記半導体素子と電気的に接続される電気接続用配線と、
    前記基板上に設けられ、前記熱拡散用配線を露出する開口部を備えた絶縁層と、を有し、
    平面視において、前記熱拡散用配線の形成領域は、前記絶縁層の前記熱拡散用配線を露出する開口部の領域よりも外側に延在し、前記電気接続用配線の形成領域よりも大きく設けられていることを特徴とする請求項1記載の配線基板。
  3. 前記半導体素子は発光素子であり、
    前記絶縁層は、前記発光素子の照射する光を反射する反射膜であることを特徴とする請求項2記載の配線基板。
  4. 前記電気接続用配線は平面上のみに形成され、前記電気接続用配線と平面視で重複する領域には前記貫通配線は存在しないことを特徴とする請求項2又は3記載の配線基板。
  5. 前記複数の貫通配線は、平面視において、前記貫通配線の外形の一部が、搭載される前記半導体素子の外形の一部と重複する範囲に配置されていることを特徴とする請求項1乃至4の何れか一項記載の配線基板。
  6. 前記基板はポリイミド系樹脂であることを特徴とする請求項1乃至5の何れか一項記載の配線基板。
  7. 前記第1接着層はフィラーを含有することを特徴とする請求項1乃至6の何れか一項記載の配線基板。
  8. 請求項1乃至7の何れか一項記載の配線基板と、
    前記熱拡散用配線上に搭載された前記半導体素子又は前記電子部品と、を有する半導体装置。
  9. 半導体素子又は電子部品が搭載される配線基板の製造方法であって、
    基板の一方の面に第2接着層を介して、前記半導体素子とは電気的に接続されない熱拡散用配線を形成する工程と、
    前記基板及び前記第2接着層を厚さ方向に貫通し、前記熱拡散用配線の前記第2接着層側の面と接合する複数の貫通配線を形成する工程と、
    前記基板及び前記第2接着層をエッチングし、前記基板に夫々の前記貫通配線の周囲側面を露出する第1開口部を形成すると共に、前記第2接着層に前記第1開口部と連通し、夫々の前記貫通配線の周囲側面及び前記熱拡散用配線の前記第2接着層側の面を露出する第2開口部を形成する工程と、
    前記基板の他方の面を第1接着層を介して放熱板に接着する工程と、を有し、
    前記第1開口部及び前記第2開口部を形成する工程では、前記第2開口部は前記第1開口部よりも幅広に形成され、
    前記接着する工程では、前記第1接着層は、前記基板の他方の面に接し、前記第1開口部及び前記第2開口部に充填されることを特徴とする配線基板の製造方法。
  10. 前記貫通配線を形成する工程では、前記貫通配線の他端が前記基板の他方の面よりも凹んだ位置に形成されることを特徴とする請求項9記載の配線基板の製造方法。
JP2015085102A 2015-04-17 2015-04-17 配線基板及びその製造方法、半導体装置 Active JP6392163B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015085102A JP6392163B2 (ja) 2015-04-17 2015-04-17 配線基板及びその製造方法、半導体装置
US15/090,791 US9685391B2 (en) 2015-04-17 2016-04-05 Wiring board and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015085102A JP6392163B2 (ja) 2015-04-17 2015-04-17 配線基板及びその製造方法、半導体装置

Publications (3)

Publication Number Publication Date
JP2016207743A JP2016207743A (ja) 2016-12-08
JP2016207743A5 JP2016207743A5 (ja) 2018-01-11
JP6392163B2 true JP6392163B2 (ja) 2018-09-19

Family

ID=57129879

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015085102A Active JP6392163B2 (ja) 2015-04-17 2015-04-17 配線基板及びその製造方法、半導体装置

Country Status (2)

Country Link
US (1) US9685391B2 (ja)
JP (1) JP6392163B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629557B2 (en) 2016-12-30 2020-04-21 Intel Corporation Improving mechanical and thermal reliability in varying form factors
FR3065319B1 (fr) * 2017-04-13 2019-04-26 Institut Vedecom Module electronique de puissance et convertisseur electrique de puissance l’incorporant
JP7228707B2 (ja) * 2019-09-26 2023-02-24 富士フイルム株式会社 導熱層の製造方法、積層体の製造方法および半導体デバイスの製造方法
WO2022009300A1 (ja) * 2020-07-07 2022-01-13 株式会社メイコー 絶縁性放熱ブロック付き基板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106721A (ja) * 1993-10-04 1995-04-21 Sony Corp プリント回路板及びその放熱方法
JPH0955459A (ja) * 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6657296B2 (en) * 2001-09-25 2003-12-02 Siliconware Precision Industries Co., Ltd. Semicondctor package
US7038142B2 (en) * 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
WO2006132151A1 (ja) * 2005-06-06 2006-12-14 Rohm Co., Ltd. インタポーザおよび半導体装置
JP4789671B2 (ja) * 2006-03-28 2011-10-12 京セラ株式会社 発光素子用配線基板ならびに発光装置
JP2010062199A (ja) * 2008-09-01 2010-03-18 Hitachi Kokusai Electric Inc 回路基板
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法

Also Published As

Publication number Publication date
JP2016207743A (ja) 2016-12-08
US9685391B2 (en) 2017-06-20
US20160307814A1 (en) 2016-10-20

Similar Documents

Publication Publication Date Title
JP6335619B2 (ja) 配線基板及び半導体パッケージ
US9698563B2 (en) Flexible LED device and method of making
TWI675497B (zh) 發光裝置封裝及搭載發光裝置之封裝
US9276185B2 (en) Light-emitting element mounting package having protruded wiring and recessed wiring, and light-emitting element package
JP6669586B2 (ja) 半導体装置、半導体装置の製造方法
KR20120002916A (ko) 엘이디 모듈, 엘이디 패키지와 배선기판 및 그 제조방법
JP6027001B2 (ja) 放熱回路基板
JP6280710B2 (ja) 配線基板、発光装置及び配線基板の製造方法
JP5940799B2 (ja) 電子部品搭載用パッケージ及び電子部品パッケージ並びにそれらの製造方法
WO2014064871A1 (ja) 発光装置およびその製造方法ならびに発光装置実装体
JP6392163B2 (ja) 配線基板及びその製造方法、半導体装置
JP6316731B2 (ja) 配線基板及びその製造方法、並びに半導体パッケージ
JP6317989B2 (ja) 配線基板
JP6279921B2 (ja) 配線基板及び半導体パッケージ
JP2008300542A (ja) 発光素子パッケージ用基板及び発光素子パッケージ
JP2017059798A (ja) 配線基板およびその製造方法
JP2011165737A (ja) 発光素子搭載用基板およびその製造方法
KR20090062070A (ko) 방열 특성이 우수한 금속 회로 기판 및 그 제조 방법
JP2009152372A (ja) プリント基板、半導体装置、及びこれらの製造方法
TW202022836A (zh) 封裝載板及發光裝置
US20220344552A1 (en) Light-emitting device and manufacturing method of the same
JP2861984B2 (ja) 半導体装置、および該半導体装置の製造方法
KR20120009727A (ko) 방열회로기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171124

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180822

R150 Certificate of patent or registration of utility model

Ref document number: 6392163

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150