JP6416454B2 - 向上した熱散逸能力を有する３ｄ集積電子デバイス構造 - Google Patents

向上した熱散逸能力を有する３ｄ集積電子デバイス構造 Download PDF

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Description

本明細書において提示する実施形態は、マイクロ電子デバイス構造に関し、より詳細には、向上した熱散逸能力を有する三次元（３Ｄ）マイクロ電子集積回路（ＩＣ）チップ構造に関する。
微小電気機械システム（ＭＥＭＳ）は、サイズが１マイクロメートル（１ミクロン）未満から約１ｍｍ以上に及び得る、マイクロスイッチのような小型デバイスである。３Ｄ集積回路は一般的に、垂直および水平の両方において集積される積層構成にある２層以上の電子的構成要素を含む。これらのデバイスは一般的に、長期間にわたって動作するために制御環境を必要とする。熱の散逸は任意の高出力電子機器または電気的用途において主要な課題であり、高出力の微小電気機械システムすなわちＭＥＭＳデバイスにおいて非常に重要である。ＴＳＶと称される基板貫通ビアが、メモリチップのようなチップのスタックにおいて、他の機能の中でもチップ間の熱経路を提供する伝導体として利用される。熱を散逸させる追加の手段が集積される場合がある。
ほとんどのＭＥＭＳデバイスはワイヤボンディングを使用して相互接続される。しかしながら、高性能ＭＥＭＳ用途では、ワイヤボンディングによってデバイスの性能が著しく制限されることになる可能性がある。ワイヤボンディングに付随する制限は、以下の、ワイヤの電流処理能力、および、短い電流サージの処理に特に影響を与え得る不十分な熱経路を含むが、これらには限定されない要因に関連する。他の場合では、ＭＥＭＳデバイスはリボンボンディングを使用して相互接続される場合があるが、これにはデバイスの性能に同様の制限がある。
熱散逸が不十分であることに起因する性能劣化に加えて、湿気、粒子またはガスのような汚染物質がデバイスを取り巻く環境内に導入されることによって、金属接点の固着、汚染、または干渉が引き起こされる可能性があり、これによってデバイスの故障がもたらされる。
米国特許第７８９７５０３号明細書
従って、通電能力が向上したより信頼性の高い高性能デバイスをもたらす、熱散逸経路の改善のような、改善された熱的管理を含む改善されたマイクロ電子チップ構造が望ましい場合がある。加えて、これは、能動素子に対する汚染からの保護を提供することができる。
原出願の発明の範囲に一致する特定の態様を下記に記載する。これらの態様は、本発明がとり得る特定の形態の簡単な概要を読者に提供するためにのみ提示されること、および、これらの態様は本発明の範囲を限定するようには意図されていないことが理解されるべきである。事実、本発明は、下記に記載されていない場合があるさまざまな態様を包含することができる。
特定の態様によれば、三次元（３Ｄ）集積チップアセンブリおよび基板を含む装置が開示され、三次元（３Ｄ）集積チップアセンブリは基板にフリップチップ接合され、複数の熱散逸経路が三次元（３Ｄ）集積チップアセンブリを通じて延在し、その中で生成される熱を散逸させる。チップアセンブリは、デバイス基板と、デバイス基板上に配置される１つまたは複数の熱生成要素を備える能動素子と、デバイス基板に物理的に接合されるキャップ層と、能動素子の周囲に形成される気密シールとを含み、気密シールは少なくとも部分的に、デバイス基板およびキャップ層によって画定される。
他の実施形態によれば、三次元（３Ｄ）集積チップアセンブリと、基板と、熱伝導材料（ＴＩＭ）を介して三次元（３Ｄ）集積チップアセンブリに近接して配置されるヒートスプレッダとを含む装置が開示される。三次元（３Ｄ）集積チップアセンブリは、基板にフリップチップ接合される。装置は、装置内で生成される熱を散逸させるための、三次元（３Ｄ）集積チップアセンブリを通る複数の熱散逸経路を提供する。チップアセンブリは、デバイス基板と、デバイス基板上に配置される１つまたは複数の集積回路を備える能動素子と、デバイス基板に物理的に接合され、半導体材料を含むキャップ層と、能動素子の周囲に形成される気密シールとを含み、気密シールは少なくとも部分的に、デバイス基板およびキャップ層によって画定される。
さらなる実施形態によれば、キャップ層と、少なくとも部分的にキャップ層によって画定される気密シールと、基板とを含むＭＥＭＳデバイスを含む装置が開示される。ＭＥＭＳデバイスは、基板にフリップチップ接合されるように構成される。
さらなる実施形態によれば、装置内の熱を散逸させる方法であって、三次元（３Ｄ）集積チップアセンブリを提供することを含む、方法が開示される。チップアセンブリを提供する方法は、第１の主面および第２の主面を有するデバイス基板を提供することと、デバイス基板上に、１つまたは複数の集積回路を備える能動素子を配置することと、デバイス基板にキャップ層を接合することと、能動素子の周囲に気密シールを形成することと、複数の入出力接続部を含む基板を提供することとを含む。デバイス基板は、第１の主面および第２の主面のうちの少なくとも一方の上に複数の入出力接続部を含む。キャップ層は、第１の主面および第２の主面を有し、第１の主面および第２の主面のうちの少なくとも一方の上に複数の入出力接点を含む。気密シールは少なくとも部分的に、デバイス基板およびキャップ層によって画定される。方法は、装置を形成するために三次元（３Ｄ）集積チップアセンブリの基板へのフリップチップ接合をさらに提供し、装置は三次元（３Ｄ）集積チップアセンブリを通る複数の熱散逸経路を提供し、装置内で生成される熱を散逸させる。
本発明のさまざまな態様に関連して上記の特徴のさまざまな改良が存在する。さらなる特徴も同様にこれらのさまざまな態様に組み込まれてもよい。これらの改良および追加の特徴は個別にまたは何らかの組み合わせにおいて存在してもよい。例えば、例示される実施形態のうちの１つまたは複数に関連して下記に論じられるさまざまな特徴が、単独でまたは何らかの組み合わせにおいて本発明の上記の態様のいずれかに組み込まれてもよい。ここでも、上記で提示されている簡単な概要は、特許請求される主題を限定することなく、読者に本発明の特定の態様およびコンテキストを周知させることのみを意図したものである。
アセンブリの部品は部分的には一方の方向において、かつ部分的にはもう一方の方向において処理されるため、「上面」および「底面」という用語はここでは使用されない。代わりに、「第１の表面」および「第２の表面」という用語が使用され、それによって、完成したデバイス構造において第１の表面のすべてが最終的に同じ方向に面し、完成したデバイス構造においてすべての第２の表面が同じ方向に面する。
一実施形態による、熱散逸能力が向上した三次元集積電子アセンブリを含むデバイス構造の断面図である。 一実施形態による、熱散逸経路を示す、図１のデバイス構造の断面図である。 別の実施形態による、熱散逸能力が向上した三次元集積電子アセンブリを含むデバイス構造の断面図である。 さらに別の実施形態による、熱散逸能力が向上した三次元集積電子アセンブリを含むデバイス構造の断面図である。 一実施形態によるデバイス構造における、過渡電流立ち上がり状態における熱散逸を比較したグラフである。
１つまたは複数の具体的な実施形態を下記に説明する。これらの実施形態の簡潔な記載を提供するために、実際の実施態様のすべての特徴が本明細書に記載されているとは限らない場合がある。工学的または設計プロジェクトにおけるものとしての、任意のこのような実際の実施態様の開発において、開発者の特定の目標を達成するために、システム関連およびビジネス関連の制約の順守のような、多数の実施態様特有の決定が為されなければならず、これは実施形態ごとに変わり得ることが認識されるべきである。その上、このような開発努力は複雑かつ時間のかかるものであり得るが、それにもかかわらず、本開示の利益を得る当業者にとっては日常的な設計、製造および生産の作業であろうことが認識されるべきである。
革新的な３Ｄ集積マイクロ電子チップアセンブリ、特に、熱的管理を改善する手段を含む微小電気機械システム（ＭＥＭＳ）デバイスが開示される。３Ｄ集積デバイスアセンブリは、これはデバイス構造内で生成された熱を効率的に熱散逸させ、相互接続構造における電気抵抗を低減しながら、向上した通電能力を提供するのに役立つ、集積された層と、並列接続された相互接続部とを含む。
図面は、熱散逸を向上させることが可能な３Ｄ集積チップアセンブリを含む、マイクロ電子デバイス、特にＭＥＭＳデバイスの例示的な構造を示す。ここで図面を、特に図１を参照すると、同様の参照符号はいくつかの図全体を通じて同様の要素を指すが、熱散逸能力が向上した３Ｄ集積チップアセンブリを採用するデバイス構造の一例の実施形態が断面図で示されている。全体的に１００で示されるこのデバイス構造は、第１の主面１１１および第２の主面１１２を有する基板１１０に載置される３Ｄ集積チップアセンブリ１０５を含む。３Ｄ集積チップアセンブリ１０５は概して、第１の主面１２２および第２の主面１２４を有するキャップ層１１４と、第１の主面１４０および第２の主面１５０を有するデバイス基板１３２とを備える。デバイス構造１００の製造中、３Ｄ集積チップアセンブリ１０５は基板１１０の第２の主面１１２に載置される。デバイス構造１００のこの特定の実施形態において、キャップ層１１４は、本明細書においてはフリップチップバンプ接合とも称される、高い通電能力を可能にする複数のマイクロバンプ接続部１１５を利用して第１の主面１２２を介して基板１１０に載置される。デバイス基板１３２は、標準的な金属相互接続（まもなく説明する）によってデバイス基板１３２の第１の主面１４０を介して、キャップ層１１４の第２の主面１２４上に載置される。ヒートスプレッダ１５２が、熱伝導材料（ＴＩＭ）１５４を介してデバイス基板１３２の第２の主面１５０上に配置されることができる。基板１１０、キャップ層１１４、デバイス基板１３２、複数の層の間の相互接続部、熱伝導材料１３４およびヒートスプレッダ１３６を含む積層される要素が、組み合わさってデバイス構造１００を形成する。
この特定の実施形態では、電気相互接続のための基板１１０は当該技術分野において既知のプリント回路基板（ＰＣＢ）であってもよい。しかしながら、代替的な実施形態における基板材料は、シリコン、炭化ケイ素、ガリウムヒ素などのような金属酸化膜半導体（ＭＯＳ）ベースの層のような能動素子層を含んでもよく、または能動層を考慮しない場合には、研磨された金属、柔軟なプラスチック、ポリイミド、半導体材料、またはガラスもしくは水晶材などの絶縁体のような任意の平坦な支持材料から成ってもよいことを当業者は認識しよう。
この特定の実施形態では、デバイス基板１３２は当該技術分野において既知のシリコンから成ってもよい。しかしながら、代替的な実施形態におけるデバイス基板材料は、シリコン、炭化ケイ素、ガリウムヒ素、窒化ガリウム、アルミナ、サファイア、チタン、鋼鉄、プラスチック、ポリイミド、ガラス、石英などのような、半導体およびＭＥＭＳベースの製造工程およびパッケージング工程に適合する任意の平坦な支持材料を含んでもよいことを当業者は認識しよう。
基板１１０の第２の主面１１２は、複数の並列に構成されるはんだバンプ１１８を介して、キャップ層１１４の第１の主面１２２上に配置されるとともに基板１１０の入出力接点１１６に整合するように構成される複数の第１の入出力接点１２０にはんだ付けされて示されている複数の入出力接点１１６を含む。３Ｄ集積チップアセンブリ１０５、より詳細にはキャップ層１１４が取り付けられることになる、キャップ層１１４の入出力接点（まもなく説明する）に整合するようにパターニングされ配置される基板１１０層の複数の入出力接点１１６を製造するのに、標準的なウェハプロセスが使用される。複数の入出力接点１１６は、１つまたは複数の金属層、例えば、銅、ニッケルおよび／または金の層として構築され得る。入出力接点スタックにおける金属層の実際の組成は基板１１０の材料によって決まることになる。一実施形態では、デバイス構造１３２およびキャップ層１１４は、最初にともに接合されて、本明細書において「ＭＥＭＳ」または「デバイスチップ」とも称される３Ｄ集積チップアセンブリ１０５を形成し、これはその後はんだバンプ１１８を介して基板１１０に取り付けられる。好ましい実施形態では、多くの並列バンプが使用されて、高電流キャリアならびに熱シャントとして役割を果たす。並列マイクロバンプ相互接続は、パッケージサイズ、ＩＯカウントなどに応じて、ＩＯ当たり２〜５０またはそれ以上の数に及ぶことができる。
当該技術分野において既知であるアンダーフィル材料１２１が、基板１１０とキャップ層１１４との間に配置されるものとして示されている。アンダーフィル材料１２１は、基板１１０とキャップ層１１４との間の空間を埋めるために使用することができ、それによって、マイクロバンプ接続部１１５、より詳細には複数の入出力接続部１１６、複数の第１の入出力接続部１２０およびはんだバンプ１１８が固定されたままになる。基板１１０とキャップ層１１４との間で膨張率が異なる場合、それらは、デバイス構造１００が動作中に生成される熱に起因して加熱または冷却されるときに膨張または収縮する量が異なる場合がある。デバイス構造１００のこの加熱または冷却は、デバイス構造１００のさまざまな層の間に相対運動をもたらす場合がある。アンダーフィル材料１２１を含むことが、基板１１０とキャップ層１１４との間で相互接続して安全でなくなることを防止するのに役立つ場合がある。
キャップ層１１４は、第２の主面１２４上で、デバイス基板１３２上に形成される複数の入出力接点（まもなく説明する）と整合し、または他の様態で結合もしくは適合するように構成される、複数の第２の入出力接点１２６を支持するようにさらに構成される。キャップ層１１４の下側主面１２２から第２の主面１２４への相互接続は、例えば、ビア形成のためのレーザ、高速反応性イオンエッチングなどを使用して構築される複数の基板貫通ビア１３０、より詳細には複数のシリコン貫通ビア（ＴＳＶ）１３０を構築すること、およびビアメタライゼーションのための標準的なウェハプロセスを含むさまざまな手段によって達成することができる。
図示されるように、複数の第１の入出力接点１２０は、複数のウェハ貫通ビア１２８を介して、キャップ層１１４の第２の主面１２４上に配置される複数の第２の入出力接点１２６に電気的に接続する。複数のウェハ貫通ビア１２８はキャップ層１１４から電気的に絶縁される。
本明細書に記載されるデバイス１００の１つの実施形態は、基板１１０がプリント回路基板（ＰＣＢ）でない場合には、半導体材料からキャップ層１１４を製造すること、および、例えば、キャップ層１１４の材料を、このキャップ層が接続されることになる基板１１０に一致させることを含む。より具体的には、デバイス構造１００を製造する１つの方法は、基板１１０によって採用される材料に一致する半導体材料、例えば、シリコンから成るキャップ層１１４を選択することである。これによって機械適応力、負担が最小限に抑えられ、その他の点では高信頼性パッケージおよび相互接続が提供され、均等な電気的相互接続性能ももたらされる。例として、デバイス構造１００がシリコン基板１１０を含む場合、キャップ層１１４もシリコンから製造されてもよい。シリコンベースの集積回路デバイスが今日優勢を占めているため、本明細書において提供される説明はシリコンキャップ層１１４を論じているものであり得る。しかしながら、デバイス基板材料およびキャップ層材料は、シリコン、炭化ケイ素、ガリウムヒ素などを含む任意の半導体材料、または代替的には石英のような材料などを含み得ることを当業者は認識しよう。キャップ層１１４の製造に、ウェハ処理を使用してキャップ層１１４上に複数の第１の入出力接点１２０を作成することを含む、標準的なウェハプロセスを採用することができる。
キャップ層１１４の材料が選択された後、複数のウェハ貫通ビア１２８が（例えば、キャップ層１１４を貫通するプラズマエッチング、穿孔、レーザ穿孔、化学エッチング、高速反応性イオンエッチング、レーザ切断などによって）作成され、任意選択的に、キャップ層１１４と後続の電気的相互接続とを電気的に絶縁するために絶縁され、金属化されてキャップ層１１４の第１の主面１２２からキャップ層１１４の第２の主面１２４までの電気的接続が形成される。
上記のようなビア作成に続いて、金属化されたウェハ貫通ビア１２８を作成するために標準的なウェハプロセス（フォトリソグラフィ、湿式化学、物理気相成長（ＰＶＤ）、電気めっきなど）を採用することができる。貫通ビア構築工程の１つの実施形態は、（応力を軽減するために）湿式化学を使用して、続いて、キャップ層１１４の表面および（ビアを充填することなく）ビアの壁面を部分的に被覆する絶縁層を確立するために酸化させ、キャップ層１１４からの必要な電気的絶縁を提供することである。次いで、シードメタルが堆積されてビア内に金属層が確立され、その後、ビアが金属、例えば、銅、ニッケル、金などによってめっきされる。フォトマスクが被着され、もしあれば、貫通ビアに対する回路（例えば、入出力）接点および相互接続部がパターニングされる。完成すると、図１に示されるようなキャップ層１１４が実現し、金属化された貫通ビアはキャップ層１１４の第１の主面１２２から第２の主面１２４まで延在する。
貫通ビアの形成に続いて、複数の第１の入出力接点１２０の製造に加えて、キャップ層１１４が取り付けられることになる、デバイス基板１３２の入出力接点に整合するようにパターニングされ配置される、キャップ層１１４の複数の入出力接点１２６を製造するのに、標準的なウェハプロセスが使用される。反対側の、キャップ層１１４の第１の主面１２２上には例えば、複数の入出力接点１２０が形成される。複数の入出力接点１２０および１２６は、金属層、例えば、銅、ニッケルおよび／または金の層のスタックとして構築され得る。入出力接点スタックにおける金属層の実際の組成はキャップ層１１４の材料および使用される取り付け方法によって決まることになる。
図１の実施形態では、キャップ層１１４内に形成される複数のウェハ貫通ビア１２８が、キャップ層１１４の第１の主面１２２上に配置されることになる複数の第１の入出力接点１２０およびキャップ層１１４の第２の主面１２４上に配置されることになる複数の第２の入出力接点１２６の下にまたは近接して位置合わせされる。複数の第２の入出力接点１２６は、１つの実施形態では、複数の入出力接点１３８またはキャップ層１１４が取り付けられることになるデバイス基板１３２のパッド構成に整合するようにパターニングされ、一方で複数の第１の入出力接点１２０は、同じくキャップ層１１４が接続されることになる基板１１０への接続を容易にするように構成される。１つの実施形態では、ウェハ貫通ビア１２８の直径は、ウェハ貫通ビア１２８の量およびデバイス基板１３２、複数の入出力接点１３８および複数の入出力接点１１６の位置によって決まる。高密度入出力構成のために、各ビア１２８の直径は、今日の技術を使用すれば１０マイクロメートル（１０ミクロン）以下にまで小さくすることができる。
図示されるように、キャップ層１１４の第１の主面１２２上に配置される複数の第１の入出力接点１２０は、金属化されたビア１２８を介して、キャップ層１１４の第２の主面１２４上に配置される複数の第２の入出力接点１２６に電気的に接続する。
デバイス基板１３２は、既に説明されたように、第１の主面１４０上に形成される複数の入出力接点１３８を含む。複数の入出力接点１３８は、熱圧着などを通じて、キャップ層１１４の第２の主面１２４上に配置されるとともにキャップ層１１４の入出力接点１２６に整合するように構成される複数の第２の入出力接点１２６にはんだ付けされて示されている。相互接続部１２５を形成するために図面全体を通じて２つの別個の層が描かれているが、任意の数の材料層を利用することができることが理解されるべきである。熱伝導性配線１４３が、能動素子の、デバイス基板１３２の第１の主面１４０への相互接続および熱の散逸（まもなく説明する）を提供する。「能動素子」という用語は、本明細書使用される場合、半導体集積回路（ＩＣ）、単純な抵抗器、音響（超音波）センサのようなセンサ、光（ＬＣＤ、フォトダイオード、空間光変調器）デバイス、または任意の類似のタイプの熱生成デバイスのような、任意の熱生成要素を含んでもよい。示されている例示的な実施形態では、能動素子１４４は、微小電気機械システム（ＭＥＭＳ）回路、特にマイクロスケール継電器を含む。
図１に示されているように、シールリング１４６は能動素子１４４の気密シーリングを提供する。シーリング１４６は、ガラスフリット、共晶金属組成物、高分子接着剤、熱圧着メタルボンドなどのような、任意の既知のシーリング材料から成ってもよい。ガラスフリットシールリング１４６を含む実施形態では、組み立て中、チクソペーストのようなガラスフリットリングがデバイス基板１３２またはキャップ層１１４のうちの一方の上にスクリーン印刷され、乾燥されることができる。例示的な実施形態では、フリットの厚さは５〜２０マイクロメートル（５〜２０ミクロン）の範囲内にある。印刷されたガラスフリットリングは、最終的には、個別の能動素子（複数の場合もあり）１４４に対する気密シール１４８を形成することになる。気密シール１４８を形成するために、ガラス粒子を溶融させるウェハボンディング工程が実行され、それによって、シールリング１４６および気密シール１４８が作成される。通常のガラスフリットリングのウェハ処理は、ガラスリフロー、および、真空下でかつウェハからウェハへの力が印加された状態で約４００℃の接着温度を採用することができる。リフローされたガラスフリットのシーリング工程は、シールリング１４６が、キャップ層１１４の第２の主面１２４とデバイス基板１３２の第１の主面１４０との間で能動素子１４４を気密封止することを可能にする。動作中の機械的構成要素によって生成される運動に起因して、能動素子１４４は、外気、および、湿気、塵埃粒子などのような望ましくない粒子の影響を受けやすい。シールリング１４６および能動素子１４４の周囲の気密シール１４８は、これらの望ましくない汚染からの保護を提供することができる。
デバイス基板１３２の第２の主面１５０は、任意選択のヒートスプレッダ１５２に、それらの間に配置される熱伝導材料（ＴＩＭ）１５４を介して取り付けられてもよい。示されている実施形態では、能動素子１４４によって生成される熱は、ヒートスプレッダ１５２を通じて外部環境内に散逸させることができる。ヒートスプレッダ１５２およびＴＩＭ１５４を含むか否かは、構造１００内に追加の熱散逸能力が必要か否かによって决まり得る。
上記で論じられたように構築されるキャップ層１１４、能動素子１４４の気密シール、複数の並列相互接続およびデバイス構造１００全体は、高出力マイクロ電子チップ構造、より詳細には高出力微小電気機械システム（ＭＥＭＳ）内の熱散逸に付随する問題のいくらかまたはすべてを軽減することができる。加えて、本明細書に記載されるように構築される３Ｄ集積チップアセンブリ１０５は、高精度の高容量装着機を用いて容易に選定および配置され、パッケージングのために基板１１０上に組み付けられることができる。
ここで図２を参照すると、上記の記載に従って構築されるデバイス構造１００が示されており、これは、一実施形態による複数の熱散逸経路１５６を描いたものである。既に述べたように、同様の参照符号はいくつかの図面全体を通じて同様の要素を指す。過渡電流状態の間、複数の熱散逸経路１５６は示されているように利用可能である。本明細書において開示されるような熱散逸経路１５６は、熱が最初にバルク基板を通じて流れ、次いでＴＩＭを通じて、次いでヒートスプレッダへと流れることを必要とするヒートスプレッダと比較して、熱生成を電力線を介した散逸へと直接結び付ける。示されるように、動作中、デバイス基板１００、より詳細には能動素子１４４によって生成される熱は、複数の熱散逸経路１５６を介して、特に、デバイス１４４からの熱を相互接続構造１２５へ、下ってはんだバンプフリップチップアセンブリ１１５へと導く、ウェハまたはキャップ表面上の熱伝導配線１４３に沿って散逸される。熱散逸経路１５６は、能動素子１４４からその金属相互接続部までの連続的な熱伝導金属経路を提供し、従って、熱散逸のための主要な経路としての役割を果たす。フリップチップ相互接続部１１５は、熱生成源、より詳細には能動素子１４４に、バルクシリコンなどを通じての熱散逸にもっぱら依拠するよりも良好に熱的に結合される各電気的接合部を通じて多くの熱散逸経路１５６を提供する。多くの並列のより短い電気路１５６を提供することに加えて、フリップチップ相互接続部１１５は、より短い散逸経路１５６を提供する。描かれているように、熱は、基１１０とキャップ層１１４との間に位置するフリップチップ接合部によって形成されるマイクロバンプ相互接続部１１５、および、キャップ層１１４とデバイス基板１３２との間に形成される金属相互接続部１２５によって散逸され得る。任意の追加の熱が、デバイス基板１００内に含まれる場合にはヒートスプレッダ１５２を通じて散逸されてもよい。記載されている新規のフリップチップ手法は、より短い相互接続経路長を提供し、それによって、熱を散逸させるためにより好ましいものにする。このような短くかつ高度に並列化された熱経路は、ワイヤボンドおよびリボンボンディングのような他の相互接続方法にまさる重要な利点を供する。
より高出力の熱散逸能力を採用するデバイス構造構成のさらなる例が図３および図４に描かれており、ここでも、同様の参照符号は図面全体を通じて同様の要素を指す。図３をより具体的に参照すると、基板１１０と、概してキャップ層１１４およびデバイス基板１３２を備える３Ｄ集積チップアセンブリ１０５とを含むデバイス基板の別の実施形態２００が示されている。この特定の実施形態では、図１および図２に描かれている実施形態とは対照的に、デバイス基板１３２が３Ｄ集積チップアセンブリ１０５の下側部分内に配置されており、より詳細には、キャップ層１１４がデバイス基板１３２の第２の主面１５０上に配置されている。加えて、能動素子１４４が、熱伝導性配線１４３を介してデバイス基板１３２の第２の主面１５０上に位置付けられている。デバイス基板１３２は、その中に形成される複数のウェハ貫通ビア１３０と、その第１の主面１４０の上に配置される複数の第１の入出力接点１２０とをさらに含み、複数の第１の入出力接点１２０は、複数のウェハ貫通ビア１３０を通じて能動素子１４４に電気的に接続されている。図１および図２に示されている第１の実施形態のものと同様に構成されるフリップチップバンプ相互接続部が、基板１１０の第２の主面１１２と、デバイス基板１３２の第１の主面１４０との間に形成される。アンダーフィル材料１２１も提供されることができる。シールリング１４６は、デバイス基板１３２とキャップ層１１４との間に能動素子１４４に対する気密シール１４８を形成する。加えて、シールリング１４６は、デバイス基板１３２の第２の主面１５０とキャップ層１１４の第１の主面１２２との間に物理的接合を提供する。この特定の実施形態では、図１および図２に描かれている実施形態とは対照的に、ヒートスプレッダ１５２および熱伝導材料１５４は省かれている。最初に開示された実施形態と同様に、デバイス構造２００、より詳細には能動素子１４４によって生成される熱は、同様に図２に示されている熱散逸経路に従って散逸される。３Ｄ集積チップアセンブリ１０５内のキャップ層１１４およびデバイス基板１３２の構成に関わりなく、熱伝導材料１５４およびヒートスプレッダ１５２を含むか否かは、依然として追加の熱散逸能力が必要であるか否かによって決まることが付加的に理解されるべきである。
ここで図４を参照すると、概して図１および図２に描かれている実施形態と同様にスタック内に構成されている、基板１１０と、概してキャップ層１１４およびデバイス基板１３２を備える３Ｄ集積チップアセンブリ１０５とを含むデバイス構造のさらに別の実施形態３００が示されている。この特定の実施形態では、図１および図２に描かれている実施形態とは対照的に、ヒートスプレッダ１５２および熱伝導材料１５４は省かれている。任意選択のヒートスプレッダ１５２が、熱伝導材料（ＴＩＭ）１５４を介してキャップ層１１４の第１の主面１２４上に位置付けられている。この特定の実施形態ではシールリングが省かれており、能動素子１４４に対する気密シール１４８は、デバイス基板１３２と、キャップ層１１４と、キャップ層１１４およびデバイス基板１３２の間に形成される金属相互接続部１２５とによって形成される。より具体的には、キャップ層１１４の第２の主面１２４上に形成される複数の第２の入出力接点１２６、および、デバイス基板１３２の第１の主面１４０上に形成される複数の入出力接点１３８が、能動素子１４４の周囲の気密シール１４８を提供する。さらに別の代替の実施形態では、追加のシールを形成するために、キャップ層１１４およびデバイス基板１３２の間に形成される金属相互接続部１２５のセットと、ビア１３０と、キャップ層１１４および基板１１０の間に形成される相互接続部１１６、１２０およびバンプ１１８とを備える、追加の相互接続ビア構造が能動素子１４４の周囲に含まれることができる。
既に開示された実施形態と同様に、デバイス構造３００、より詳細には能動素子１４４によって生成される熱は、同様に図２に示されている熱散逸経路に従って散逸される。図４はキャップ層１１４が基板１１０に取り付けられることを可能にするように位置決められて構成されている３Ｄ集積チップアセンブリ１０５を含んでいるが、代替的な実施形態では、キャップ層１１４およびデバイス基板１３２は、デバイス基板１３２が基板１１０に取り付けられることを可能にするために、図３に記載および図示されているように、３Ｄ集積チップアセンブリ１０５内の構成に関して逆になってもよいことが理解されるべきである。３Ｄ集積チップアセンブリ１０５内のキャップ層１１４およびデバイス基板１３２の構成に関わりなく、熱伝導材料１５４およびヒートスプレッダ１５２を含むか否かは、依然として追加の熱散逸能力が必要であるか否かによって決まることが付加的に理解されるべきである。
図５には、既知の相互接続／スタック構成および本明細書に記載される新規の相互接続／スタック構成を含む高出力マイクロ電子デバイス構造の実施形態の熱散逸を示すシミュレーション結果４００が示されている。より具体的には、熱散逸は、フリップチップボード構成の熱散逸品質の向上を示す図５においてグラフで表されている。電流（Ａ）がｘ軸４０２上に表されており、パッケージ内の（通常はＭＥＭＳビームにおける）最大温度および温度（Ｋ）がｙ軸４０３上に表されている。標準的なワイヤボンド／配線相互接続およびヒートスプレッダを含む、既知のマイクロ電子デバイス構造における一般的な熱散逸が線４０４に描かれている。示されているように、約３０アンペアの電流において、ワイヤボンド／配線相互接続はパッケージされたデバイスの熱伝導性を限定しており、７００Ｋを超えて示されているように温度を過剰に熱くしてしまっている。
銅ストラップ相互接続およびヒートスプレッダを含む、既知のマイクロ電子デバイス構造の一般的な熱散逸が線４０６に描かれている。示されているように、約３０アンペアの電流において、銅ストラップ相互接続を含む既知のデバイスにおける熱は、ワイヤボンド／配線相互接続を含む上記のデバイスよりも効率的に熱を散逸させることが可能であるが、デバイスが４６０Ｋを超える温度に留まるような熱散逸が可能であるに過ぎない。
図１〜図４の上記の実施形態におけるもののような、キャップ層と、気密シールと、相互接続とを含むように構成されるマイクロ電子デバイス構造の一般的な熱散逸が線４０８および４１０において描かれている。線４０８において示されているように、約３０アンペアの電流において、図１〜図４に描かれているもののような、キャップ層と、気密シールと、新規のフリップチップ相互接続と、ヒートスプレッダとを含む新規のデバイスは、ワイヤボンド／配線相互接続またはリボンベースの相互接続を含む上記の既知のデバイスよりも効率的に熱を散逸させることが可能である。線４０８において描かれているように、温度は効率的に散逸され、約３０アンペアにおけるデバイスの温度は４００Ｋ未満である。
図４の上記の実施形態におけるもののような、キャップ層と、気密シールと、相互接続とを含むように構成されるマイクロ電子デバイス構造であって、ヒートスプレッダがデバイス構造内に組み込まれていない、マイクロ電子デバイス構造の一般的な熱散逸が線４１０において描かれている。線４１０において示されているように、約３０アンペアの電流において、図１〜図４に描かれているもののような、キャップ層と、新規のフリップチップ相互接続とを含むが、ヒートスプレッダを含まない新規のデバイスは、線４０８におけるヒートスプレッダを組み込んだフリップチップの実施形態よりも熱を散逸させないが、依然として、ヒートスプレッダが利用されたワイヤボンド／配線相互接続または銅ストラップ相互接続を含む上記の既知のデバイスよりも効率的に熱を散逸させることが可能である。線４１０において描かれているように、この実施形態における温度は効率的に散逸され、約３０アンペアにおけるデバイスの温度は４５０Ｋ未満である。
上記の例から、本明細書において、微小電気機械システム（ＭＥＭＳ）デバイスのような高出力マイクロ電子デバイスにおける熱散逸を向上させるために採用されることができる新規の相互接続構造およびデバイス構造スタックまたはパッケージが提供されることを当業者は理解しよう。標標準的な化学、機械的処理などを使用して、このデバイスを、キャップ層、デバイス基板、複数の金属相互接続部および能動素子を備える３Ｄ集積チップアセンブリと、３Ｄ集積チップアセンブリおよび下層基板の間の複数のバンプ相互接続部と、能動素子の周囲でかつキャップ層およびデバイス基板の間にある気密シールとを含むように製造することによって、コストが低く、高性能で、収率の高いデバイス構造を得ることができる。さらに、本明細書において開示されるデバイス構造および技法は結果として、熱散逸能力の向上による熱的管理の改善、パッケージ統合の簡易化、および電気抵抗相互接続の低減を含むが、これらに限定されない利点をもたらすことができる。より薄い、壊れやすい集積回路チップおよびデバイスのための機械的および熱的管理システムも提供される。
本発明はさまざまな変更および代替の形態の影響を受け得るが、具体的な実施形態が例として図面内に示されており、本明細書において詳細に記載されている。しかしながら、本発明は開示されている特定の形態に限定されるようには意図されていないことが理解されるべきである。そうではなく、本発明は、添付の特許請求の範囲によって定義される発明の趣旨および範囲内に入るすべての変更、均等物、および代替物を包含するものである。
１００ デバイスアセンブリ
１０５ ３Ｄ集積チップアセンブリ
１１０ 基板
１１１ １１０の第１の主面
１１２ １１０の第２の主面
１１４ キャップ層
１１５ マイクロバンプ接続部
１１６ 複数の入出力接点
１１８ はんだバンプ
１２０ 複数の第１の入出力接点
１２１ アンダーフィル材料
１２２ １１４の第１の主面
１２４ １１４の第２の主面
１２５ 金属相互接続部
１２６ 複数の第２の入出力接点
１２８ 複数のウェハ貫通ビア
１３０ 複数のシリコン貫通電極（ＴＳＶ）
１３２ デバイス基板
１３４ 熱伝導材料
１３６ ヒートスプレッダ
１３８ 複数の入出力接点
１４０ １３２の第１の主面
１４１ 熱伝導層
１４２ はんだバンプ
１４３ 熱伝導性配線
１４４ 能動素子
１４６ ガラスフリット
１４８ 気密シール
１５０ １３２の第２の主面
１５２ ヒートスプレッダ
１５４ 熱伝導材料
１５６ 熱散逸経路
２００ 第２の実施形態
３００ 第３の実施形態

Claims (5)

  1. 三次元（３Ｄ）集積チップアセンブリ（１０５）であって、
    デバイス基板（１３２）、
    前記デバイス基板（１３２）上に配置される１つまたは複数の熱生成要素を備えるＭＥＭＳリレー（１４４）、
    前記デバイス基板（１３２）に物理的に接合されるキャップ層（１１４）、
    前記ＭＥＭＳリレー（１４４）の周囲に配置され、前記ＭＥＭＳリレーと前記デバイス基板とに電気的に接続されていないシールリング（１４６）、および
    前記ＭＥＭＳリレー（１４４）の周囲に形成され、少なくとも部分的に、前記デバイス基板（１３２）、前記シールリング（１４６）および前記キャップ層（１１４）によって画定される、気密シール
    を備える、三次元（３Ｄ）集積チップアセンブリ（１０５）と、
    前記三次元（３Ｄ）集積チップアセンブリ（１０５）がフリップチップ接合される基板（１１０）と、
    前記デバイス基板（１３２）よりも熱抵抗が低い複数の熱伝導及び導電経路（１５６）と、
    を備え、
    前記複数の熱伝導及び導電経路（１５６）は、その中で生成される熱を散逸させると共に、前記ＭＥＭＳリレーに並列電気的接続を提供するために前記三次元（３Ｄ）集積チップアセンブリ（１０５）を通じて延在する、
    装置（１００、２００、３００）。
  2. 前記装置（１００、３００）からの熱の散逸を容易にするために、熱伝導材料（ＴＩＭ）（１５４）を介して前記三次元（３Ｄ）集積チップアセンブリ（１０５）に近接して位置付けられるヒートスプレッダ（１５２）をさらに備える、請求項１に記載の装置（１００、３００）。
  3. 前記キャップ層（１１４）は、その中に形成される複数のウェハ貫通ビア（１３０）と、
    その第１の主面（１２２）の上に配置される複数の第１の入出力接点（１２０）と、
    その第２の主面（１２４）の上に配置される複数の第２の入出力接点（１２６）と、
    をさらに備え、
    前記複数の第２の入出力接点（１２６）は、前記複数のウェハ貫通ビア（１３０）を通じて前記複数の第１の入出力接点（１２０）に電気的に接続されている、
    請求項１または２に記載の装置（１００、３００）。
  4. 前記デバイス基板（１３２）は、
    その中に形成される複数のウェハ貫通ビア（１３０）と、
    その第１の主面（１４０）の上に配置される複数の第１の入出力接点（１２０）と、
    をさらに備え、
    前記複数の第１の入出力接点（１２０）は、前記複数のウェハ貫通ビア（１３０）を通じて前記ＭＥＭＳリレー（１４４）に電気的に接続されている、
    請求項１乃至３のいずれかに記載の装置（２００）。
  5. 三次元（３Ｄ）集積チップアセンブリ（１０５）であって、
    デバイス基板（１３２）上に配置される１つまたは複数の熱生成要素を備えるＭＥＭＳリレー（１４４）を備える前記デバイス基板（１３２）と、
    半導体材料を含み、前記デバイス基板（１３２）に物理的に接合されるキャップ層（１１４）、
    前記ＭＥＭＳリレー（１４４）の周囲に配置され、前記ＭＥＭＳリレーと前記デバイス基板とに電気的に接続されていないシールリング（１４６）、および
    前記ＭＥＭＳリレー（１４４）の周囲に形成され、少なくとも部分的に、前記デバイス基板（１３２）、前記シールリング（１４６）および前記キャップ層（１１４）によって画定される、気密シール
    を備える、三次元（３Ｄ）集積チップアセンブリと、
    前記三次元（３Ｄ）集積チップアセンブリ（１０５）がフリップチップ接合される基板（１１０）と、
    熱伝導材料（ＴＩＭ）を介して前記三次元（３Ｄ）集積チップアセンブリ（１０５）の近傍に配置されるヒートスプレッダと、
    前記デバイス基板（１３２）よりも熱抵抗が低い複数の熱伝導及び導電経路（１５６）と、
    を備え、
    前記複数の熱伝導及び導電経路（１５６）は、その中で生成される熱を散逸させると共に、前記ＭＥＭＳリレーに並列電気的接続を提供するために前記三次元（３Ｄ）集積チップアセンブリ（１０５）を通じて延在する、
    装置（１００、２００、３００）。
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