KR101845150B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적어도 하나 이상의 수용홀을 포함하며, 금속 재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되는 방열부재를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.
반도체 칩의 동작시, 전류경로를 따라 전하가 이동하고, 전류경로의 저항에 따른 발열이 발생한다. 이러한 발열은 반도체 칩의 성능을 저하시키고, 수명을 감소시키는 원인이다. 특히, 고전압, 고전류로 동작하는 전력반도체의 경우, 전력반도체의 동작시의 발열은 전력반도체 자체의 성능을 저하시킬 뿐만 아니라, 열폭주 등의 문제를 일으켜 소자가 파괴되는 원인이 된다.
따라서, 반도체 칩의 발열을 감소와, 방열에 관한 기술은 지속적으로 연구, 개발되는 분야이다. 반도체 칩의 방열 방법으로, 반도체 칩의 뒷면에 히트싱크를 부착하는 방법이 연구되고 있으며, 히트싱크의 형태를 다양화하고, 히트싱크와 반도체 칩을 부착하는 물질의 열 전도도를 향상시키는 방법이 개발되고 있다.
KR 10-2013-0140354 A
본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 도전성을 갖고 열전도율이 높은 금속 재질의 방열부재를 형성함으로써, 방열효율을 높일 수 있는 반도체 칩 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 적어도 하나 이상의 수용홀을 포함하며, 금속 재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되는 방열부재를 포함한다.
또한, 상기 방열부재는 상기 반도체 칩의 하면과 각 측면을 밀봉(encapsulation)하며, 상기 베이스 기판의 하면을 커버하도록 연장되어 형성된다.
또한, 상기 베이스 기판의 상면에 형성되며, 상기 베이스 기판에 전기적으로 연결되도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함한다.
또한, 상기 베이스 기판과 상기 방열부재를 수직방향으로 관통하도록 형성되어, 상기 베이스 기판 및 상기 방열부재를 접지부와 전극부로 전기적으로 분리하는 적어도 하나 이상의 트렌치를 더 포함한다.
또한, 상기 접지부는 상기 반도체 칩을 내부에 수용하는 제1 베이스 기판과 상기 제1 베이스 기판의 하면을 커버하는 제1 방열부재를 포함하며, 상기 전극부는 상기 제1 베이스 기판과 전기적으로 분리되는 제2 베이스 기판과 상기 제2 베이스 기판의 하면을 커버하는 제2 방열부재를 포함한다.
또한, 상기 트렌치는 상기 베이스 기판면에서 일방향으로 일정한 길이를 갖도록 형성되는 제1영역과 상기 제1 영역의 일단으로부터 연장되어 다른 방향으로 일정한 길이를 갖도록 형성되는 제2 영역으로 구성된다.
또한, 상기 전극부는 상기 베이스 기판의 각 측단의 일정영역에 상기 반도체 칩의 전극패드의 개수에 대응되도록 형성된다.
또한, 상기 트렌치는 상기 베이스 기판면에서 수평방향으로 일정한 길이를 갖도록 형성되는 제 1 영역과 상기 제 1 영역의 일단으로부터 연장되어 수직방향으로 일정한 길이를 갖도록 형성되는 제 2 영역이 상기 전극부를 상기 접지부로부터 일정간격 이격시키도록 형성된다.
본 발명의 제1 실시예에 따른 반도체 패키지 제조방법은 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 수용홀 형성단계, 상기 수용홀에 반도체 칩을 실장하는 반도체칩 실장단계 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 베이스 기판의 하면을 커버하도록 방열부재를 형성하는 방열부재 형성단계를 포함한다.
또한, 상기 방열부재 형성단계 이후에, 상기 베이스 기판의 상면에 절연층을 형성하는 절연층 형성단계, 및 상기 절연층상에, 상기 반도체 칩과 전기적으로 연결되는 전극패턴과 상기 베이스 기판의 일부영역과 전기적으로 연결되는 전극패턴을 형성하는 전극패턴 형성단계를 더 포함한다.
또한, 상기 방열부재 형성단계 이후에, 상기 베이스 기판과 상기 방열부재를 상기 반도체 칩이 내부에 수용된 접지부와 상기 접지부의 일측영역에 형성되며, 상기 접지부와 전기적으로 절연된 전극부로 분리형성하는 영역분리단계를 더 포함한다.
또한, 상기 영역분리단계는 상기 접지부와 상기 전극부의 사이에서, 상기 베이스 기판과 상기 방열부재를 수평방향 및 수직방향으로 수직관통 형성하여, 상기 접지부와 상기 전극부를 일정간격 이격시키는 적어도 하나 이상의 트렌치를 형성하는 단계, 상기 트렌치에 절연물질을 충진하고, 상기 베이스 기판의 상면에 절연층을 형성하는 단계, 상기 반도체 칩의 전극패드와 상기 전극부를 전기적으로 연결하는 전극패턴을 형성하는 단계 및 상기 트렌치의 양끝단을 기준으로 상기 베이스 기판과 상기 방열부재를 절단하여, 상기 접지부와 상기 전극부를 전기적으로 분리하는 단계를 포함한다.
본 발명은 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판에 반도체 칩을 실장하고, 베이스 기판과 반도체 칩 사이의 이격공간에 도전성을 갖고 열전도율이 높은 금속 재질의 방열부재를 형성한 반도체 칩 패키지를 제공함으로써, 반도체 칩의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 반도체 패키지의 방열효율을 향상시킨다.
또한, 본 발명은 도전성 재질로 이루어진 베이스 기판 및 방열부재를 트렌치 구조를 통해 접지부와 전극부로 전기적으로 분리하고, 전극부와 반도체 칩의 입출력단자를 연결하는 전극패턴을 형성하여, 전극부를 통해 반도체 칩과 외부 기판이 신호를 송수신하는 MLF구조의 반도체 패키지를 제공한다.
또한, 반도체 칩과 베이스 기판을 전극패턴으로 연결함으로써, 와이어 본딩공정을 생략하여 공정이 단순화되고, 전극패턴의 폭, 길이, 두께 등을 목적에 맞게 제조할 수 있다.
도 1은 종래의 반도체 패키지의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 패키지의 평면도, 도 4는 상기 도 3의 저면도, 도 5는 상기 도 3의 A-A'에 따른 단면도이다.
도 6 내지 9는 본 발명의 제1 실시예에 따른 반도체 패키지를 제조하는 공정흐름을 나타낸 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일 단계를 나타낸 평면도, 도 11은 상기 도 10의 저면도, 도 12는 상기 도 10의 A-A'에 따른 단면도이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일 단계를 나타낸 평면도, 도 14는 상기 도 13의 저면도, 도 15는 상기 도 13의 A-A'에 따른 단면도이다.
도 16은 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일 단계를 나타낸 평면도, 도 17은 상기 도 16의 저면도, 도 18은 상기 도 16의 A-A'에 따른 단면도이다.
도 19는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일 단계를 나타낸 평면도, 도 20은 상기 도 19의 저면도, 도 21은 상기 도 19의 A-A'에 따른 단면도이다.
도 22는 본 발명의 제2 실시예에 따른 반도체 패키지 제조공정의 일 단계를 나타낸 평면도, 도 23은 상기 도 22의 저면도, 도 24는 상기 도 22의 A-A’에 따른 단면도이다.
도 25는 복수의 반도체 패키지를 제조하는 공정의 일단계를 나타낸 평면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예를 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지(10)의 단면도이다. 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지(10)는, 베이스 기판(121), 반도체 칩(110), 방열부재(122), 절연층(130) 및 전극패턴(150)을 포함한다.
베이스 기판(121)은 적어도 하나 이상의 수용홀(180)을 포함하며, 금속 재질로 형성되고, 반도체 칩(110)은 상기 수용홀에 적어도 하나 이상 실장되며, 방열부재(122)는 상기 수용홀의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 형성된다.
즉, 베이스 기판(121)은 도전성을 갖고, 높은 열전도율을 갖는 금속재질로 형성된다. 구리(Cu), 알루미늄(Al), 은(Ag), 그래핀(Graphene) 또는 합금(Arroy) 등의 재질이 사용될 수 있다. 특히, 구리(Cu)는 열전도도가 400(W/mK), 알루미늄(Al)은 열전도도가 204(W/mK)으로 높은 열전도율을 가지므로, 베이스 기판의 재질은 구리(Cu) 또는 알루미늄(Al)으로 형성되는 것이 바람직하다.
높은 열전도율을 갖는 베이스 기판(121)은 반도체 칩(110)의 열을 효과적으로 외부로 배출하는 경로를 제공한다. 그리고 베이스 기판(121)은 도전성을 갖는 재질로 형성되므로, 베이스 기판(121) 자체가 반도체 칩(110)의 입출력신호를 패키지 외부로 전달하는 단자 또는 그라운드(GND)로 연결되는 접지단자로 사용될 수 있다.
도 6에 도시된 바와 같이, 베이스 기판(121)은 반도체 칩(110)을 수용하는 수용홀(180)을 적어도 하나 이상 포함한다. 도 25에 도시된 바와 같이, 하나의 베이스 기판(121)에 복수의 수용홀(180)이 형성될 수 있다. 수용홀(180)의 크기 또는 형상은 수용될 반도체 칩(110)의 형상에 따라 달라질 수 있다. 수용홀(180)에 반도체 칩(110)을 실장함에 따라, 반도체 패키지의 전체적인 두께가 감소되어 반도체 패키지의 경박단소화가 달성된다.
도 2에 도시된 바와 같이, 전극패드(111)가 형성된 반도체 칩(110)의 일면을 상면(frontside face) 또는 활성화면(active face)이라고 하며, 반도체 칩(110)의 상면을 반도체 패키지의 위로 향하도록 실장하는 방식을 페이스 업(face-up)방식이라 한다.
반도체 칩(110)이 페이스 업 방식으로 실장되어, 반도체 칩(110)의 상면에 전극패턴을 형성할 수 있고, 반도체 칩(110)의 측면 및 하면을 반도체 칩(110)의 열 방출 경로로 사용할 수 있다. 또는, 반도체 칩(110)의 상면이 반도체 패키지의 아래로 향하도록 실장할 수도 있으며, 반도체 칩(110)의 실장방향은 본 실시예로 제한되지 않는다.
반도체 칩(110)의 종류는 제한되지 않으며, 하나의 반도체 패키지 내에 동종의 또는 이종의 반도체 칩(110)이 복수개 실장될 수 있다.
도 2에 개시된 바와 같이, 수용홀(180)의 내측면과 상기 반도체 칩(110) 사이의 이격공간에 방열부재(122)가 형성된다. 방열부재(122)는 도전성을 갖고 열전도율이 높은 재질로 형성되며, 베이스 기판(121)의 재질과 동일한 구리(Cu), 알루미늄(Al), 합금 등의 금속재질일 수 있다. 또는, 베이스 기판(121)과 방열부재(122)는 서로 다른 재질로 형성될 수 있다.
방열부재(122)가 이격공간을 충진함에 따라, 반도체 칩(110)에서 생성된 열이 반도체 칩(110)의 측면으로부터 방열부재(122)를 통해 베이스 기판(121)으로 방열된다. 특히, 방열부재(122)가 높은 열전도율을 갖는 재질로 형성되므로, 반도체 패키지의 방열효율이 향상된다.
또한, 방열부재(122)는 반도체 칩(110)의 하면과 각 측면을 밀봉(encapsulation)하며, 베이스 기판(121)의 하면을 커버하도록 연장되어 형성된다.
즉, 도 2에 도시된 바와 같이, 방열부재(122)는 상기 반도체 칩(110)의 각 측면과 수용홀(180)의 내측면 사이에 충진되고, 반도체 칩(110)의 하면을 덮도록 형성되어, 반도체 칩(110)의 각 측면 및 하면을 밀봉하도록 형성된다.
반도체 칩(110)의 열은 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(122)를 통해 반도체 패키지 외부로 방출되며, 반도체 칩(110)의 측면에 접촉된 방열부재(122)를 통해 베이스 기판(121)으로 전달되고, 베이스 기판(121)의 하면에 접촉된 방열부재(122)를 통해 반도체 패키지의 외부로 방출된다.
따라서 본 발명의 제1 실시예에 따른 반도체 패키지(10)는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.
도 2에 도시된 바와 같이, 시드층(122.c)은 방열부재(122)를 반도체 칩(110) 및 베이스 기판(121)에 결합하기 위하여 형성되는 방열부재(122)의 일부이다. 시드층(122.c)은 반도체 칩(110)의 각 측면과 하면 및 베이스 기판(121)의 하면 및 수용홀(180)의 내측면에 형성된다.
시드층(122.c)은 Ti, Ni, Cu, Al, Ag 등의 금속으로 형성되며, 도전성을 갖고 열전도율이 높은 재질로 선택된다. 시드층(122.c)은 스퍼터링(Sputtering), 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다.
시드층(122.c)은 방열부재(122)를 도금, 증착 등의 방법으로 형성하는 경우에 포함될 수 있다. 그러나 시드층(122.c) 없이 바로 방열부재(122)를 반도체 칩(110) 및 베이스 기판(121)에 형성할 수도 있다.
도 2에 도시된 바와 같이, 절연층(130)은 베이스 기판(121)의 상면 및 반도체 칩(110)의 상면에 형성된다. 절연층(130)은 베이스 기판(121) 및 반도체 칩(110)을 보호하며, 베이스 기판(121)상에 추가적으로 형성될 수 있는 수동소자들(미도시)과 베이스 기판(121) 및 반도체 칩(110)을 전기적으로 분리한다.
도 8에 도시된 바와 같이, 절연층(130)은 비아홀(140)을 포함하며, 비아홀(140)은 반도체 칩(110)의 전극패드(111)로 통하는 제1 비아홀(140.a) 및 베이스 기판(121)으로 통하는 제2 비아홀(140.b)을 포함한다.
또한, 전극패턴(150)은 상기 베이스 기판(121)의 상면에 형성되며, 상기 베이스 기판(121)에 전기적으로 연결되도록 적어도 하나 이상 형성된다.
즉, 도 2 및 도 8에 도시된 바와 같이, 전극패턴(150)은 절연층(130) 상면에 형성되며, 제1 비아홀(140.a)을 통해 반도체 칩(110)의 입출력단자에 연결되는 제1 전극패턴(150.a)과 제2 비아홀(140.b)을 통해 베이스 기판(121)에 전기적으로 연결되는 제2 전극패턴(150.b)을 포함한다.
제1 비아홀(140.a) 및 제1 전극패턴(150.a)은 반도체 칩(110)의 전극패드(111)에 대응하여 적어도 하나 이상 형성될 수 있다. 제1 전극패턴(150.a)을 이용하여 외부 회로와 반도체 칩(110)이 전기신호를 송수신할 수 있다. 제2 비아홀(140.b) 및 제2 전극패턴(150.b)은 베이스 기판(121)을 그라운드(GND)로 사용하거나, 반도체 패키지 또는 회로의 설계에 따라 필요한 경우 형성될 수 있다. 제2 전극패턴(150.b)을 통해 베이스 기판(121)을 그라운드(GND)로 사용할 수 있음에 따라, 반도체 칩(110)을 이용하는 회로설계의 폭이 넓어진다.
상술한 본 발명의 제1 실시예에 따른 반도체 패키지(10)는 도전성을 갖고 열전도율이 높은 금속 재질로 형성된 베이스 기판(121)에 반도체 칩을 실장하고, 베이스 기판(121)과 반도체 칩(110) 사이의 이격공간에 도전성을 갖고 열전도율이 높은 금속 재질의 방열부재(122)를 형성함으로써, 반도체 칩(110)의 하면 뿐만 아니라 측면으로도 열을 방출할 수 있어, 방열효율이 향상되는 효과가 있다.
이하에서, 도 1에 개시된 종래의 반도체 패키지(1)와 본 발명의 제1 실시예에 따른 반도체 패키지(10)를 비교한다.
종래의 반도체 패키지(1)는 실리콘 재질의 베이스 기판(121)에 형성된 수용홀(180)의 내측면과 반도체 칩(110) 사이에 이격공간이 형성되며, 도전성 에폭시 또는 공융접합(Eutectic bonding) 등의 방법으로 접합층(2)을 이격공간에 형성하여 반도체 칩(110)에 베이스 기판(121)과 방열부재(122)를 고정한다.
이러한 방식의 접합층(2)은 낮은 열전도율을 가지며, 반도체 칩(110)으로부터 접합층(2)을 통해 방열부재(122)로 열이 전달되어야 하므로 접합층(2)의 낮은 열전도율로 인해 방열효율이 낮다.
또한, 반도체 칩(110)의 측면으로부터 접합층(2)을 통해 베이스 기판(121)으로 열이 전달되는 경우, 베이스 기판(121)은 열전도율이 낮은 재질인 실리콘으로 형성되므로 방열효율이 낮다.
따라서, 반도체 칩(110)의 하면으로 방열이 이루어질 뿐, 반도체 칩(110)의 측면으로는 열이 거의 방출되지 않는다.
이에 비하여, 본 발명의 제1 실시예에 따른 반도체 패키지는 반도체 칩(110)의 열이 반도체 칩(110)의 하면으로부터 반도체 칩(110)의 하면에 접촉된 방열부재(122)를 통해 반도체 패키지 외부로 방출되며, 반도체 칩(110)의 측면에 접촉된 방열부재(122)를 통해 베이스 기판(121)으로 전달되고, 베이스 기판(121)의 하면에 접촉된 방열부재(122)를 통해 반도체 패키지의 외부로 방출된다.
따라서 본 발명의 제1 실시예에 따른 반도체 패키지(10)는 반도체 칩(110)의 하면 뿐만 아니라 각 측면으로도 방열이 이루어지므로, 넓은 방열 면적을 갖는다.
예를 들면, 일반적인 반도체 칩(110)이 가로, 세로, 높이가 0.5 [mm], 0.5 [mm], 0.1 [mm]의 직육면체 구조를 갖는다고 가정한다. 이러한 구조의 반도체 칩(110)에 본 발명의 제1 실시예에 따른 반도체 패키지(10)를 적용하는 경우, 반도체 칩(110)의 하면 면적은 0.5 × 0.5 = 0.25 [mm2] 이고, 반도체 칩(110)의 측면 면적은 0.5 × 0.1 × 4 = 0.2 [mm2]이므로, 총 0.25 + 0.2 = 0.45 [mm2]의 방열 면적을 갖는다. 따라서, 반도체 칩(110)의 하면만을 방열면적(0.25 [mm2])으로 갖는 기존의 반도체 패키지에 비하여, 본 발명의 제1 실시예에 따른 반도체 패키지(10)는 80 [%] 만큼 증가된 방열면적을 가지므로, 현저한 방열면적 증가효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예를 상세히 설명한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 패키지(20)의 평면도이고, 도 4는 상기 도 3의 저면도이며, 도 5는 상기 도 3의 A-A'에 따른 단면도이다. 도 3 내지 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 패키지(20)는 베이스 기판(121), 반도체 칩(110), 방열부재(122), 트렌치(160), 절연층(130) 및 전극패턴(150)을 포함한다.
상술한 본 발명의 제1 실시예에 대한 설명과 중복되는, 베이스 기판(121), 반도체 칩(110), 방열부재(122)에 대한 설명은 생략하고, 상이한 부분을 중심으로 설명한다.
도 4 및 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 패키지(20)는 베이스 기판(121)과 방열부재(122)를 수직방향으로 관통하도록 형성되어, 상기 베이스 기판(121) 및 상기 방열부재(122)를 접지부(120.a)와 전극부(120.b)로 전기적으로 분리하는 적어도 하나 이상의 트렌치(160)를 더 포함한다.
즉, 도 5에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)과 방열부재(122)에 형성되며, 구체적으로, 베이스 기판(121)의 상면으로부터 방열부재(122)의 하면까지 수직방향으로 관통하는 홀의 형상이다. 도 3 및 4에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121) 및 방열부재(122)를 접지부(120.a)와 전극부(120.b)로 전기적으로 분리한다.
도 5에 도시된 바와 같이, 접지부(120.a)는 반도체 칩(110)을 내부에 수용하는 제1 베이스 기판(121.a)과 제1 베이스 기판(121.a)의 하면을 커버하는 제1 방열부재(122.a)를 포함하며, 전극부(120.b)는 제1 베이스 기판(121.a)과 전기적으로 연결되는 제2 베이스 기판(121.b)과 제2 베이스 기판(121.b)의 하면을 커버하는 제2 방열부재(122.b)를 포함한다.
즉, 도 4에 도시된 바와 같이, 접지부(120.a)는 반도체 칩(110)을 수용하는 수용홀(180)이 형성된 베이스 기판(121)의 일부 영역인 제1 베이스 기판(121.a) 및 반도체 칩(110)과 수용홀(180) 사이의 이격공간과 제1 베이스 기판(121.a)의 하면을 커버하는 제1 방열부재(122.a)를 포함한다.
본 발명의 제1 실시예에서 설명한 바와 유사하게, 제1 베이스 기판(121.a)과 제1 방열부재(122.a)가 도전성 있는 재질로 형성되므로, 접지부(120.a)는 반도체 칩(110)의 입출력신호를 패키지 외부로 전달하는 단자 또는 그라운드(GND)로 연결되는 접지단자로 사용될 수 있다.
도 4에 도시된 바와 같이, 전극부(120.b)는 제1 베이스 기판(121.a)과 전기적으로 분리된 제2 베이스 기판(121.b) 및 제2 베이스 기판(121.b)의 하면을 커버하는 제2 방열부재(122.b)를 포함한다.
제2 베이스 기판(121.b)과 제2 방열부재(122.b)가 도전성 재질로 형성되고, 전극부(120.b)는 트렌치(160)에 의해 접지부(120.a)와 절연되므로, 전극부(120.b)는 전기신호의 입출력단자로 사용될 수 있다. 베이스 기판(121) 및 방열부재(122)의 일부 영역인 전극부(120.b)를 입출력단자로 사용할 수 있으므로, 반도체 패키지의 경박단소화가 달성된다.
도 4 및 5에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)의 상면으로부터 방열부재(122)의 하면까지 베이스 기판(121)면의 두께방향으로 수직관통하여 형성되고, 상기 베이스 기판(121)면을 기준으로 길이(L)와 폭(W)을 갖는 장방형의 홀이다.
구체적으로, 트렌치(160)는 도 4에 도시된 바와 같이, 상기 베이스 기판(121)면에서 일방향으로 일정한 길이를 갖도록 형성되는 제1 영역(T1)과 상기 제1 영역(T1)의 일단으로부터 연장되어 다른 방향으로 일정한 길이를 갖도록 형성되는 제2 영역(T2)으로 구성될 수 있다.
즉, 트렌치(160)는 접지부(120.a)로부터 전극부(120.b)를 전기적으로 분리시키기 위하여, 전극부(120.b)를 둘러싸도록 제1 영역(T1)이 일방향으로 일정한 길이를 갖도록 형성되고 제2 영역(T2)이 다른 방향으로 일정한 길이를 갖도록 형성되는 장방형으로 형성된다. 트렌치(160)의 일단(TE1) 및 타단(TE2)이 베이스 기판(121) 및 방열부재(122)의 측면에 맞닿도록 형성되어, 접지부(120.a)와 전극부(120.b)를 전기적으로 분리시킨다.
더 구체적으로, 트렌치(160)는 베이스 기판(121)면에서 수평방향(D1)으로 일정한 길이를 갖도록 형성되는 제1 영역과 상기 제1 영역(T1)의 일단으로부터 연장되어 수직방향(D2)으로 일정한 길이를 갖도록 형성되는 제2 영역(T2)이 상기 전극부(120.b)를 상기 접지부(120.a)로부터 일정간격 이격시키도록 형성된다.
즉, 도 4에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)면을 기준으로 수평방향(D1)으로 일정한 폭과 길이를 갖는 제1 영역(T1)과 제1 영역(T1)의 일단으로부터 수직방향(D2)으로 일정한 폭과 길이를 갖는 제2 영역(T2)으로 이루어진 전체적으로 ‘ㄴ’자 형태일 수 있다.
트렌치(160)의 개수는 필요한 전극부(120.b)의 개수에 따라 달라지며, 전극부(120.b)는 상기 베이스 기판(121)의 각 측단의 일정영역에 상기 반도체 칩(110)의 전극패드(111)의 개수에 대응되도록 형성될 수 있다.
즉, 도 3에 도시된 바와 같이, 반도체 칩(110)의 전극패드(111)의 수가 4개이고, 전극패드(111)의 수에 대응하는 개수의 전극부(120.b)를 형성하기 위하여, 트렌치(160)는 반도체 칩(110)의 측부에 4개 형성되고, 그에 따라 접지부(120.a)와 절연되는 전극부(120.b)가 4개 형성된다.
트렌치(160)의 형상은 전극부(120.b)의 위치, 형상, 크기 등에 대응하여, 다양하게 변형 가능하며, 반도체 패키지의 설계에 따라 변경될 수 있다.
도 5에 도시된 바와 같이, 절연층(130)은 반도체 칩(110)의 상면 및 베이스 기판(121)의 상면부터 트렌치(160)까지 연장되어 형성된다. 절연층(130)은 접지부(120.a)와 전극부(120.b)를 절연하고, 베이스 기판(121) 및 반도체 칩(110)을 보호하며, 베이스 기판(121)의 상부에 추가적으로 형성될 수 있는 수동소자등(미도시)으로부터 반도체 칩(110) 및 베이스 기판(121)을 절연한다.
도 18에 도시된 바와 같이, 절연층(130)에 비아홀(140)이 형성되며, 비아홀(140)은 반도체 칩(110)의 전극패드(111)로 통하는 제1 비아홀(140.a), 전극부(120.b)의 제2 베이스 기판(121.b)으로 통하는 제3 비아홀(140.c)을 포함한다.
도 5에 도시된 바와 같이, 절연층(130) 상면에 제3 전극패턴(150.c)이 형성되며, 제3 전극패턴(150.c)의 일단은 제1 비아홀(140.a)을 통해 전극패드(111)에 연결되고, 타단은 제3 비아홀(140.c)을 통해 제2 베이스 기판(121.b)에 연결된다. 따라서 제3 전극패턴(150.c)을 통해 반도체 칩(110)의 전극패드(111)와 전극부(120.b)가 연결됨으로써, 반도체 칩(110)의 입출력신호가 전극부(120.b)를 통해 외부회로와 송수신되는 MLF(Micro-leadframe)구조의 반도체 패키지를 제공한다.
상술한 본 발명의 제2 실시예에 따른 반도체 패키지(20)는 도전성 재질로 이루어진 베이스 기판(121) 및 방열부재(122)를 트렌치(160)를 통해 접지부(120.a)와 전극부(120.b)로 전기적으로 분리하고, 전극부(120.b)와 반도체 칩(110)의 전극패드(111)를 연결하는 제3 전극패턴(150.c)을 형성하여, 전극부(120.b)를 통해 반도체 칩(110)과 외부 기판이 신호를 송수신하는 MLF구조의 반도체 패키지를 제공한다.
또한, 반도체 칩(110)과 반도체 패키지를 연결하기 위하여 와이어 본딩(Wire bonding)을 사용하지 않고, 전극패턴(150.c)을 형성하여 반도체 칩(110)과 베이스 기판(121)을 연결함으로써, 와이어 본딩을 위한 열압착공정, 초음파 접합공정, TAB(Tape Automated Bonding) 등의 공정을 생략할 수 있다. 그리고 와이어 본딩에 필요한 공간을 절약할 수 있으며, 와이어 본딩구조에서 발생하는 고주파 영역에서의 기생 인덕턴스 문제를 줄이기 위해, 전극패턴(150)의 경로, 폭, 길이, 두께 및 전극부의 위치를 맞춤 설계 가능하다. 따라서, 고전압, 고전류를 사용하는 전력반도체에 적용되기 위한 신뢰성 있는 반도체 패키지를 제공한다.
이하, 본 발명의 제1 실시예에 따른 반도체 패키지(10)를 제조하는 방법을 도면을 참조하여 설명한다. 도 6 내지 9는 본 발명의 제1 실시예에 따른 반도체 패키지(10) 제조공정을 나타낸 단면도이며, 도 6 및 도 7은 반도체 칩(110) 및 베이스 기판(121)의 상면이 아래로 향한 상태를 도시한 것이다.
도 6 내지 9에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지(10)를 제조하는 방법은 금속재질로 형성된 베이스 기판(121)에 적어도 하나 이상의 수용홀(180)을 형성하는 수용홀(180) 형성단계(S11), 상기 수용홀(180)에 반도체 칩(110)을 실장하는 반도체 칩(110) 실장단계(S12), 상기 수용홀(180)의 내측면과 상기 반도체 칩(110) 사이의 이격공간 및 상기 베이스 기판(121)의 하면을 커버하도록 방열부재(122)를 형성하는 방열부재(122) 형성단계(S13), 상기 베이스 기판(121)의 상면에 절연층(130)을 형성하는 절연층(130) 형성단계(S14), 및 상기 절연층(130)상에, 상기 반도체 칩(110)과 전기적으로 연결되는 전극패턴(150)과 상기 베이스 기판(121)의 일부영역과 전기적으로 연결되는 전극패턴(150)을 형성하는 전극패턴(150) 형성단계(S15)를 포함한다.
즉, 도 6에 도시된 바와 같이, 수용홀(180) 형성단계(S11)에서, 금속 재질로 형성된 베이스 기판(121)을 준비하고, 베이스 기판(121)에 반도체 칩(110)의 형상에 대응하는 수용홀(180)을 적어도 하나 이상 형성한다. 구리(Cu), 알루미늄(Al) 등의 금속으로 이루어진 베이스 기판(121)의 경우, 수용홀(180)은 기계(Mechanical) 또는 레이저 드릴링(laser drilling) 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 등의 공정에 의해 형성될 수 있다
다음으로, 도 6에 도시된 바와 같이, 반도체 칩(110) 실장단계(S12)에서, 수용홀(180)이 형성된 베이스 기판(121)의 상면에 캐리어 시트(170)를 결합한다. 캐리어 시트는 반도체 칩 실장단계에서 베이스 기판(121)과 반도체 칩(110)이 서로 이격되어 있으므로, 반도체 칩(110)과 베이스 기판(121)의 위치를 고정시키기 위해 사용된다. 구체적으로, 캐리어 시트(170)는 반도체 칩(110)의 상면과 베이스 기판(121)의 상면이 동일선상에 위치하도록 반도체 칩(110)과 베이스 기판(121)을 고정한다. 캐리어 시트(170)는 접착성을 가질 수 있다. 그리고, 도 6에 도시된 바와 같이, 반도체 칩(110)의 전극패드(111)가 형성된 상면(frontside face)이 아래쪽으로 향하도록 반도체 칩(110)을 수용홀(180)에 삽입한다. 이때, 반도체 패키지의 설계에 따라, 반도체 칩(110)의 상면이 위로 향하도록 삽입할 수도 있다.
다음으로, 도 7에 도시된 바와 같이, 방열부재(122) 형성단계(S13)에서, 수용홀(180)의 내측면과 반도체 칩(110) 사이의 이격공간 및 베이스 기판(121)의 하면을 커버하도록 방열부재(122)를 형성한다. 방열부재(122) 형성단계는 시드층(122.c)이 형성되고 방열부재(122)를 형성하는 순서로 이루어진다.
먼저, 방열부재(122)를 반도체 칩(110) 및 베이스 기판(121)에 잘 결합시키기 위하여 시드층(122.c)를 형성한다. 도 7에 도시된 바와 같이, 시드층(122.c)은 반도체 칩(110)의 측면, 하면 및 수용홀(180)의 내측면, 베이스 기판(121)의 하면에 스퍼터링(Sputtering), 화학적 기상 증착(CVD) 등의 방법으로 형성될 수 있다. 시드층(122.c)은 Ti, Ni, Cu, Al, Ag 등의 금속으로 형성되며, 도전성을 갖고 열전도율이 높은 재질로 선택된다.
시드층(122.c)은 방열부재(122)를 도금, 증착 등의 방법으로 형성하는 경우에 포함될 수 있다. 그러나 시드층(122.c) 없이 바로 방열부재(122)를 반도체 칩(110) 및 베이스 기판(121)에 형성할 수도 있다.
방열부재(122)는 도전성과 열전도율이 높은 구리(Cu), 알루미늄(Al) 등의 금속재질을 사용할 수 있으며, 물리적 기상 증착(PVD : Physical Vapor Deposition), 전기화학 증착(ECD : Electro-chemical Deposition), 화학적 기상 증착(CVD : Chemical Vapor Deposition), 전기도금, 화학도금 등의 방법으로 형성될 수 있다.
방열부재(122) 형성 후에, 방열부재(122)에 의해 베이스 기판(121)과 반도체 칩(110)이 고정되었으므로, 캐리어 시트(170)를 제거한다. 그리고, 베이스 기판(121) 및 반도체 칩(110)을 상면이 위로 향하게 뒤집는다. 이는 절연층(130)과 전극패턴(150)의 형성을 쉽게 하기 위함이다.
다음으로, 도 8에 도시된 바와 같이, 상기 방열부재(122) 형성단계 이후에, 절연층(130) 형성단계(S14)에서 상기 베이스 기판(121)의 상면에 절연층(130)을 형성한다. 절연층(130)은 베이스 기판(121) 상에 추가적으로 구비될 수 있는 수동소자 등으로부터 반도체 칩(110) 및 베이스 기판(121)을 절연한다.
절연층(130)이 형성된 후, 절연층(130)에 비아홀(140)을 형성한다. 비아홀(140)은 반도체 칩(110)의 전극패드(111)로 통하는 제1 비아홀(140.a) 및 베이스 기판(121)의 일부 영역으로 통하는 제2 비아홀(140.b)을 포함한다. 비아홀 형성과정에서 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 전극패턴(150) 형성단계(S15)에서 상기 절연층(130)상에, 상기 반도체 칩(110)과 전기적으로 연결되는 전극패턴(150.a)과 상기 베이스 기판(121)의 일부영역과 전기적으로 연결되는 전극패턴(150.b)을 형성한다.
즉, 제1 전극패턴(150.a)은 제1 비아홀(140.a)을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되도록 형성되며, 제2 전극패턴(150.b)은 제2 비아홀(140.b)을 통해 베이스 기판(121)의 일부 영역에 전기적으로 연결되도록 형성된다. 제1 전극패턴(150.a)과 제2 전극패턴(150.b)은 동시에 형성될 수 있으며, 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
비록 도시하지는 않았지만, 백-그라인딩(back-grinding), 화학적-기계적 연마(CMP) 공정, 박막 공정, 적층 공정 등의 일반적인 공정이 부가적으로 포함될 수 있다.
이하, 본 발명의 제2 실시예에 따른 반도체 패키지(20)를 제조하는 방법을 도면을 참조하여 설명한다. 도 10 내지 24는 본 발명의 제2 실시예에 따른 반도체 패키지(20) 제조공정을 나타낸 도면이다.
본 발명의 제2 실시예에 따른 반도체 패키지(20)를 제조하는 방법은 금속재질로 형성된 베이스 기판(121)에 적어도 하나 이상의 수용홀(180)을 형성하는 수용홀(180) 형성단계(S21), 상기 수용홀(180)에 반도체 칩(110)을 실장하는 반도체 칩(110) 실장단계(S22), 상기 수용홀(180)의 내측면과 상기 반도체 칩(110) 사이의 이격공간 및 상기 베이스 기판(121)의 하면을 커버하도록 방열부재(122)를 형성하는 방열부재(122) 형성단계(S23), 상기 베이스 기판(121)과 상기 방열부재(122)를 상기 반도체 칩(110)이 내부에 수용된 접지부(120.a)와 상기 접지부(120.a)의 일측영역에 형성되며, 상기 접지부(120.a)와 전기적으로 절연된 전극부(120.b)로 분리형성하는 영역분리단계(S24)를 포함한다.
상기 영역분리단계(S24)는 상기 접지부(120.a)와 상기 전극부(120.b)의 사이에서, 상기 베이스 기판(121)과 상기 방열부재(122)를 수평방향 및 수직방향으로 수직관통 형성하여, 상기 접지부(120.a)와 상기 전극부(120.b)를 일정간격 이격시키는 적어도 하나 이상의 트렌치(160)를 형성하는 트렌치(160) 형성단계(S24.a), 상기 트렌치(160)에 절연물질을 충진하고 상기 베이스 기판(121)의 상면에 절연층(130)을 형성하는 절연층(130) 형성단계(S24.b), 상기 반도체 칩(110)의 전극패드(111)와 상기 전극부(120.b)를 전기적으로 연결하는 전극패턴(150)을 형성하는 전극패턴(150) 형성단계(S24.c) 및 상기 트렌치(160)의 양끝단을 기준으로 상기 베이스 기판(121)과 상기 방열부재(122)를 절단하여, 상기 접지부(120.a)와 상기 전극부(120.b)를 전기적으로 분리하는 다이싱 단계(S24.d)를 포함한다.
도 10 내지 12 에 도시된, 수용홀(180) 형성단계(S21), 반도체 칩(110) 실장단계(S22) 및 방열부재(122) 실장단계(S23)에 대한 설명은 본 발명의 제1 실시예에 따른 반도체 패키지(10) 제조방법의 단계와 유사하므로 생략한다.
도 10 및 11에 도시된 바와 같이, 평면도 및 저면도에서 베이스 기판(121)에 형성된 수용홀(180) 및 수용홀(180)에 삽입된 반도체 칩(110)과 반도체 칩(110)의 전극패드(111)를 점선으로 표현하였다.
방열부재(122) 실장단계(S23) 다음으로, 도 13 및 14에 도시된 바와 같이, 트렌치(160) 형성단계(S24.a)에서, 상기 베이스 기판(121)과 상기 방열부재(122)를 수평방향 및 수직방향으로 수직관통 형성하여, 상기 접지부(120.a)와 상기 전극부(120.b)를 일정간격 이격시키는 적어도 하나 이상의 트렌치(160)를 형성한다.
즉, 도 13 내지 14에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)면에서 일방향으로 일정한 길이를 갖도록 형성되는 제1 영역(T1)과 상기 제1 영역(T1)의 일단으로부터 연장되어 다른 방향으로 일정한 길이를 갖도록 형성되는 제2 영역(T2)으로 형성된다.
구체적으로, 트렌치(160)는 접지부(120.a)와 전극부(120.b)로 설계된 영역의 경계(도 23 참조)에 위치하며, 제1 영역(T1)이 일방향으로 일정한 길이를 갖도록 형성되고 제2 영역(T2)이 다른 방향으로 일정한 길이를 갖도록 형성되는 장방형으로 형성된다.
더 구체적으로, 도 14에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)면에서 수평방향(D1)으로 일정한 길이를 갖도록 형성되는 제1 영역(T1)과 상기 제1 영역(T1)의 일단으로부터 연장되어 수직방향(D2)으로 일정한 길이를 갖도록 형성되는 제2 영역(T2)이 접지부(120.a)와 전극부(120.b)로 형성될 영역(도 23 참조)의 경계에 형성된다.
즉, 도 14에 도시된 바와 같이, 트렌치(160)는 베이스 기판(121)면을 기준으로 수평방향(D1)으로 일정한 폭과 길이를 갖는 제1 영역(T1)과 제1 영역(T1)의 일단으로부터 수직방향(D2)으로 일정한 폭과 길이를 갖는 제2 영역(T2)으로 이루어진 전체적으로 ‘ㄴ’자 형태로 형성된다.
도 14에 도시된 바와 같이, 트렌치(160)는 트렌치(160)의 일단(TE1)과 트렌치(160)의 타단(TE2)이 베이스 기판(121) 및 방열부재(122)의 측면으로부터 일정 간격 이격되도록 형성된다. 트렌치(160) 형성단계(S24.a)에서 트렌치(160)로 인해 베이스 기판(121) 및 방열부재(122)가 접지부(120.a) 및 전극부(120.b)로 전기적으로 분리되는 것은 아니다.
도 13 및 14에 도시된 바와 같이, 하나의 반도체 패키지를 형성하기 위해 트렌치(160)를 형성할 수 있으며, 도 25에 도시된 바와 같이, 복수의 반도체 패키지를 동시에 제조하기 위하여, 하나의 베이스 기판(121)에 복수의 반도체 칩(110)을 실장하고 'ㄷ'자 형태의 하나의 연결된 트렌치(160)가 4개의 반도체 패키지를 경유하도록 형성할 수도 있다.
트렌치(160) 형성단계(S24.a)에서 베이스 기판(121) 및 방열부재(122)를 수직방향으로 관통하여 트렌치(160)를 형성하기 위하여, 반응성 이온 식각(Reactive Ion Etching, RIE) 또는 기계(Mechanical) 또는 레이저 드릴링(laser drilling) 공정 등을 사용할 수 있다.
도 18에 도시된 바와 같이, 트렌치(160) 형성 후에, 절연층(130)과 전극패턴(150)의 형성을 쉽게 하기 위하여, 베이스 기판(121) 및 반도체 칩(110)을 상면이 위로 향하게 뒤집는다. 그리고 절연층(130)을 형성하기 전에, 캐리어 시트(170)를 방열부재(122)의 하면에 결합한다.
다음으로, 도 16 내지 18에 도시된 바와 같이, 절연층(130) 형성단계(S24.b)에서 상기 트렌치(160)에 절연물질을 충진하고 상기 베이스 기판(121)의 상면에 절연층(130)을 형성한다.
베이스 기판(121) 및 방열부재(122)를 관통하는 홀인 트렌치(160)에 절연물질을 충진하여 접지부(120.a)와 전극부(120.b)를 절연하는 단계이다. 그리고 상기 베이스 기판(121)의 상면에 트렌치(160)의 절연물질과 일체로 연장되어 형성되는 절연층(130)을 형성한다.
절연층(130) 형성 후, 캐리어 시트(170)를 제거하고, 절연층(130)에 반도체 칩(110)의 전극패드(111)로 통하는 제1 비아홀(140.a) 및 전극부(120.b)의 제2 베이스 기판(121.b)으로 통하는 제3 비아홀(140.c)을 형성한다. 비아홀 형성과정에서 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
다음으로, 도 19 내지 21에 도시된 바와 같이, 전극패턴(150) 형성단계(S24.c)에서 상기 반도체 칩(110)의 전극패드(111)와 상기 전극부(120.b)를 전기적으로 연결하는 전극패턴(150)을 형성한다.
제3 전극패턴(150.c)은 일단이 제1 비아홀(140.a)을 통해 반도체 칩(110)의 전극패드(111)와 전기적으로 연결되고, 타단이 제3 비아홀(140.c)을 통해 전극부(120.b)의 제2 베이스 기판(121.b)의 일부 영역에 전기적으로 연결되도록 형성된다. 금속층을 증착한 다음, 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조공정을 사용할 수 있다.
제3 전극패턴(150.c)을 통해 반도체 칩(110)의 전극패드(111)와 전극부(120.b)가 연결됨으로써, 반도체 칩(110)의 입출력신호가 전극부(120.b)를 통해 외부회로와 송수신되는 MLF구조의 반도체 패키지를 제공한다.
다음으로, 도 22 내지 24에 도시된 바와 같이, 다이싱 단계(S24.d)는 상기 트렌치(160)의 양단(TE1 및 TE2)을 기준으로 상기 베이스 기판(121)과 상기 방열부재(122)를 절단하여, 상기 접지부(120.a)와 상기 전극부(120.b)를 전기적으로 분리한다.
도 19에 도시된 선 1-1', 2-2', 3-3' 및 4-4'를 절단선으로 하여, 베이스 기판(121) 및 방열부재(122)를 절단한다. 절단선은 트렌치(160)의 일단(TE1)에 근접하게 트렌치(160)를 가로지르도록 설정되며, 절단 후에 접지부(120.a)와 전극부(120.b)가 트렌치(160)로 인해 전기적으로 분리되는 위치로 설정된다.
구체적으로, 도 19의 확대도에 도시된 바와 같이, 절단선 2-2'와 3-3'가 반도체 칩(110)의 측부에 위치한 트렌치(160)의 양단(TE1 및 TE2)을 가로지르도록 설정될 수 있다. 절단선은 트렌치(160)의 형상 및 위치에 따라 변경될 수 있으며, 직선 또는 곡선으로 설정될 수 있다.
또는, 도 25에 도시된 바와 같이, 복수의 반도체 패키지를 형성하는 경우, 복수의 트렌치(160)를 동시에 지나가도록 절단선을 설정하여, 다이싱 공정을 단순화할 수 있다. 베이스 기판(121) 및 방열부재(122)를 절단하는 방법으로, 블레이드 다이싱, 레이저 다이싱, 패턴 마스크 생성 및 에칭 등의 방식을 사용할 수 있다.
절단선을 따라 베이스 기판(121) 및 방열부재(122)를 절단한 결과, 도 22 내지 24에 도시된 바와 같이, 트렌치(160)의 일단(TE1) 및 타단(TE2)이 베이스 기판(121) 및 방열부재(122)의 측면에 맞닿도록 형성되어, 접지부(120.a)와 전극부(120.b)를 전기적으로 분리시킨다.
비록 도시하지는 않았지만, 백-그라인딩(back-grinding), 화학적-기계적 연마(CMP) 공정, 박막 공정, 적층 공정 등의 일반적인 공정이 부가적으로 포함될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1: 종래의 반도체 패키지
10: 본 발명의 제1 실시예에 따른 반도체 패키지
20: 본 발명의 제2 실시예에 따른 반도체 패키지
2: 접합층 110: 반도체 칩
111: 전극패드 120.a: 접지부
120.b: 전극부 121: 베이스 기판
121.a: 제1 베이스 기판 121.b: 제2 베이스 기판
122: 방열부재 122.a: 제1 방열부재
122.b: 제2 방열부재 122.c: 시드층
130: 절연층 140: 비아홀
140.a: 제1 비아홀 140.b: 제2 비아홀
140.c: 제3 비아홀 150: 전극패턴
150.a: 제1 전극패턴 150.b: 제2 전극패턴
150.c: 제3 전극패턴 160: 트렌치
170: 캐리어 시트 180: 수용홀
D1: 수평방향 D2: 수직방향
T1: 제1 영역 T2: 제2 영역
TE1: 트렌치의 일단 TE2: 트렌치의 타단
L: 트렌치의 길이 W: 트렌치의 폭

Claims (12)

  1. 적어도 하나 이상의 수용홀을 포함하며, 금속 재질로 형성되는 베이스 기판;
    상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩;
    상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되고, 상기 반도체 칩 및 베이스 기판의 하면을 커버하도록 연장되어 형성되는 금속 재질의 방열부재; 및
    상기 베이스 기판과 상기 방열부재를 수직방향으로 관통하도록 형성되어, 상기 베이스 기판 및 상기 방열부재를 접지부와 전극부로 전기적으로 분리하는 적어도 하나 이상의 트렌치를 포함하는 반도체 패키지.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 베이스 기판의 상면에 형성되며, 상기 전극부와 상기 반도체 칩을 전기적으로 연결하도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함하는 반도체 패키지.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 접지부는
    상기 반도체 칩을 내부에 수용하는 제1 베이스 기판과 상기 제1 베이스 기판의 하면을 커버하는 제1 방열부재를 포함하며,
    상기 전극부는
    상기 제1 베이스 기판과 전기적으로 분리되는 제2 베이스 기판과 상기 제2 베이스 기판의 하면을 커버하는 제2 방열부재를 포함하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 트렌치는
    상기 베이스 기판면에서 일방향으로 일정한 길이를 갖도록 형성되는 제1영역과 상기 제1 영역의 일단으로부터 연장되어 다른 방향으로 일정한 길이를 갖도록 형성되는 제2 영역으로 구성되는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 전극부는
    상기 베이스 기판의 각 측단의 일정영역에 상기 반도체 칩의 전극패드의 개수에 대응되도록 형성되는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 트렌치는
    상기 베이스 기판면에서 수평방향으로 일정한 길이를 갖도록 형성되는 제 1 영역과 상기 제 1 영역의 일단으로부터 연장되어 수직방향으로 일정한 길이를 갖도록 형성되는 제 2 영역이 상기 전극부를 상기 접지부로부터 일정간격 이격시키도록 형성되는 반도체 패키지.
  9. 금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 수용홀 형성단계;
    상기 수용홀에 반도체 칩을 실장하는 반도체칩 실장단계;
    상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 베이스 기판의 하면을 커버하도록 금속 재질의 방열부재를 형성하는 방열부재 형성단계; 및
    상기 베이스 기판과 상기 방열부재를 상기 반도체 칩이 내부에 수용된 접지부와 상기 접지부의 일측영역에 형성되며, 상기 접지부와 전기적으로 절연된 전극부로 분리형성하는 영역분리단계를 포함하는 반도체 패키지 제조방법.
  10. 삭제
  11. 삭제
  12. 청구항 9에 있어서,
    상기 영역분리단계는
    상기 접지부와 상기 전극부의 사이에서, 상기 베이스 기판과 상기 방열부재를 수평방향 및 수직방향으로 수직관통 형성하여, 상기 접지부와 상기 전극부를 일정간격 이격시키는 적어도 하나 이상의 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 충진하고, 상기 베이스 기판의 상면에 절연층을 형성하는 단계;
    상기 반도체 칩의 전극패드와 상기 전극부를 전기적으로 연결하는 전극패턴을 형성하는 단계; 및
    상기 트렌치의 양끝단을 기준으로 상기 베이스 기판과 상기 방열부재를 절단하여, 상기 접지부와 상기 전극부를 전기적으로 분리하는 단계를 포함하는 반도체 패키지 제조방법.
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