KR102003923B1 - 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 금속 시트에 수용패턴을 패터닝하는 단계; 금속 시트를 캐리어 시트 상에 결합시키는 단계; 반도체 칩을 전극패드가 상방을 향하게 수용패턴 내에 안착하는 단계; 도금층을 성장시켜 베이스 기판을 형성하는 동시에, 측부 방열부재를 도금하여 반도체 칩을 베이스 기판 상에 실장하는 단계; 절연층을 형성하는 단계; 캐리어 시트를 제거하는 단계; 및 전극패턴을 형성하는 단계;를 포함한다. 이에 따라, 반도체 칩의 측부에는 열전도율이 높은 금속 재질인 측부 방열부재가 형성되고, 반도체 칩의 하부는 히트싱크에 직접 접촉될 수 있어, 반도체 칩의 발열이 하부뿐만 아니라 측부로도 이루어질 수 있는 반도체 패키지를 제조할 수 있다.

Description

반도체 패키지의 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조방법에 관한 것이다.
반도체 칩의 동작시, 전류경로를 따라 전하가 이동하고, 전류경로의 저항에 따른 발열이 발생한다. 이러한 발명은 반도체 칩의 성능을 저하시키고, 수명을 감소시키는 원인이다. 특히, 고전압, 고전류로 동작하는 전력반도체의 경우, 전력반도체의 동작시의 발열은 전력반도체 자체의 성능을 저하시킬 뿐만 아니라, 열폭주 등의 문제를 일으켜 소자가 파괴되는 원인이 된다.
따라서, 반도체 칩의 발열을 감소시키는 기술과 방열에 관한 기술은 지속적으로 연구, 개발되는 분야이다. 반도체 칩의 방열 방법으로, 반도체 칩의 뒷면에 히트싱크를 부착하는 방법이 연구되고 있으며, 이에 따라 히트싱크의 다양한 형태가 개발되고 있으며, 히트싱크와 반도체 칩을 부착하는 물질의 열 전도도를 향상시키는 방법이 개발되고 있다.
KR 10-2013-0140354 A
본 발명의 일실시예에 따른 목적은, 반도체 칩의 측부와 하부에 열전도율이 높은 금속 재질의 방열부재를 형성하여, 방열효율이 향상되는 반도체 패키지를 금속 시드 형성 공정 및 하면 평탄화 공정없이 제조할 수 있는 반도체 패키지의 제조방법을 제공하기 위한 것이며,
본 발명의 다른 실시예에 따른 목적은, 방열효율이 향상된 반도체 패키지를 제조함과 동시에, 베이스 기판을 접지영역과 전극영역로 나누는 트렌치를 패터닝과 도금으로 형성함에 따라 공정의 간소화를 꾀하고, 높은 정밀성을 도모할 수 있는 반도체 패키지의 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 반도체 칩의 두께보다 얇은 금속 시트 상에 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 단계; 상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계; 상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계; 상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면과 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하는 단계; 상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성하는 단계; 상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계; 및 상기 절연층 상에 상기 반도체 칩의 전극패드와 전기적으로 연결되도록 전극패턴을 형성하는 단계;를 포함한다.
본 발명의 일실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어질 수 있다.
본 발명의 일실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩을 안착하는 단계에서, 상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성될 수 있다.
본 발명의 일실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 캐리어 시트를 제거하는 단계는, 상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함할 수 있고, 상기 하부 방열부재는 구리 재질로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은, 반도체 칩의 두께보다 얇은 금속 시트 상에, 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 동시에, 상기 금속 시트를 수용패턴이 형성된 접지영역과 상기 접지영역으로부터 전기적으로 절연될 전극영역으로 분리시키는 분리패턴을 적어도 하나 이상 패터닝하는 단계; 상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계; 상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 상기 반도체 칩의 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계; 상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면와 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하고, 상기 분리패턴 내 금속 시트의 내측면을 도금하여 트렌치를 형성하는 단계; 상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성함과 동시에, 상기 트렌치에 절연물질을 충진하는 단계; 상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계; 상기 절연층 상에 상기 반도체 칩의 전극패드와 상기 전극영역의 베이스 기판을 전기적으로 연결하도록 전극패턴을 형성하는 단계; 및 상기 트렌치의 양 끝단을 기준으로 상기 베이스 기판 및 절연층을 절단하여, 상기 베이스 기판 내에서 상기 접지영역과 상기 전극영역을 전기적으로 분리하는 단계;를 포함한다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 반도체 칩을 안착하는 단계에서, 상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성되는 동시에, 상기 분리패턴의 폭의 절반보다 작도록 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 있어서, 상기 캐리어 시트를 제거하는 단계는, 상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함할 수 있고, 상기 하부 방열부재는 구리 재질로 이루어질 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 반도체 칩의 측부 및 하부에 열전도율이 높은 금속 재질의 방열부재를 형성할 수 있는 바, 방열효율이 높은 반도체 패키지를 제조할 수 있는 효과가 있다.
또한, 반도체 칩이 face-up 형태로 안착되는 바, 반도체 칩의 하면과 금속 시트의 하면이 캐리어 시트에 의해 동일선상에 위치될 수 있어, 반도체 패키지의 하면을 평탄화하는 공정이 불필요한 효과가 있다.
또한, 금속 시트와 금속 처리된 반도체 칩의 하면에서만 도금 공정을 진행하는 바, 별도의 금속 시드를 형성하는 공정이 불필요한 효과가 있다.
본 발명의 다른 실시예에 따르면, 방열효율이 높은 동시에. 도전성의 베이스 기판을 트렌치를 통해 접지영역과 전극영역으로 분리하여, 전극영역을 통해 반도체 칩과 외부 기판 간의 신호가 송수신되는, MLF 구조의 반도체 패키지를 제조할 수 있는 효과가 있다.
또한, 접지영역과 전극영역을 전기적으로 분리하는 트렌치를 패터닝과 도금으로 형성하는 바, 트렌치를 용이하게 형성할 수 있고, 정밀한 가공이 가능한 효과가 있다.
또한, 반도체 칩과 베이스 기판을 전극패턴으로 연결하는 바, 와이어 본딩공정이 생략되어 공정이 단순화되며, 전극패턴의 폭, 길이, 두께 등을 목적에 맞게 제조할 수 있다.
도 1은 본 발명의 일실시예에 따른 금속 시트의 패터닝 단계와, 캐리어 시트 결합 단계를 도시한 단면도이다.
도 2는 도 1의 금속 시트에 반도체 칩이 안착되는 단계를 도시한 단면도이다.
도 3은 도 2의 금속 시트를 도금하여 반도체 칩을 베이스 기판에 실장하는 단계를 도시한 단면도이다.
도 4는 도 3의 베이스 기판 상에 절연층을 형성하는 단계를 도시한 단면도이다.
도 5는 도 4의 베이스 기판의 하면에 하부 방열부재를 형성하는 단계를 도시한 단면도이다.
도 6은 도 5의 절연층 상에 비아를 형성하는 단계를 도시한 단면도이다.
도 7은 도 6의 절연층 상에 전극패턴을 형성하여 반도체 패키지를 완성하는 단계를 도시한 단면도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 금속 시트의 패터닝 단계와, 캐리어 시트 결합 단계를 도시한 평면도 및 단면도이다.
도 9a 및 도 9b는 도 8a 및 도 8b의 금속 시트에 반도체 칩이 안착되는 단계를 도시한 평면도 및 단면도이다.
도 10a 및 도 10b는 도 9a 및 도 9b의 금속 시트를 도금하여 베이스 기판에 반도체 칩을 실장하고, 트렌치를 형성하는 단계를 도시한 평면도 및 단면도이다.
도 11a 및 도 11b는 도 10a 및 도 10b의 베이스 기판 상에 절연층을 형성하는 단계를 도시한 평면도 및 단면도이다.
도 12는 도 11b의 베이스 기판의 하면에 하부 방열부재를 형성하는 단계를 도시한 단면도이다.
도 13은 도 12의 절연층 상에 비아를 형성하는 단계를 도시한 단면도이다.
도 14a 및 도 14b는 도 13의 절연층 상에 전극패턴을 형성하여 반도체 패키지를 완성하는 단계를 도시한 평면도 및 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, "제1", "제2", "일단", "타단"등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 설명함에 있어서, 본 발명의 요지를 흐릴 수 있는 관련된 공지기술에 대한 상세한 설명은 생략한다.
본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 반도체 칩(20)의 두께보다 얇은 금속 시트(11) 상에 상기 반도체 칩(20)의 폭보다 넓은 수용패턴(11a)을 적어도 하나 이상 패터닝하는 단계; 상기 패터닝된 금속 시트(11)의 하면이 맞닿도록 상기 금속 시트(11)를 캐리어 시트(30) 상에 결합시키는 단계; 상기 수용패턴(11a) 내에 상기 반도체 칩(20)이 안착되어 상기 금속 시트(11)의 내측면과 갭을 형성하고, 상기 캐리어 시트(30) 상에 상기 반도체 칩(20)의 금속 처리된 하면이 안착되어 상기 금속 시트(11)의 상면과 높이차를 형성하도록, 전극패드(21)가 상방을 향하게 상기 반도체 칩(20)을 상기 금속 시트(11)의 수용패턴(11a) 내에 안착하는 단계; 상기 금속 시트(11)의 상면에 도금층(12)을 성장시켜 베이스 기판(10)을 형성함과 동시에, 상기 금속 시트(11)의 내측면과 반도체 칩(20) 간의 갭에 측부 방열부재(13)를 도금하여 상기 반도체 칩(20)을 상기 베이스 기판(10) 상에 실장하는 단계; 상기 베이스 기판(10)과 상기 반도체 칩(20) 상에 절연층(40)을 형성하는 단계; 상기 절연층(40)이 형성된 베이스 기판(10)의 하면에 결합된 상기 캐리어 시트(30)를 제거하는 단계; 및 상기 절연층(40) 상에 상기 반도체 칩(20)의 전극패드(21)와 전기적으로 연결되도록 전극패턴(50)을 형성하는 단계;를 포함한다.
이에 따라, 반도체 칩(20)의 측부에는 열전도율이 높은 금속 재질인 측부 방열부재(13)가 형성되고, 반도체 칩(20)의 하부는 히트싱크에 직접 접촉될 수 있어, 반도체 칩(20)의 발열이 하부뿐만 아니라 측부로도 이루어질 수 있는 반도체 패키지를 제조할 수 있다. 또한, 반도체 칩(20)이 전극패드(21)가 상방으로 향하는 face-up 형태로 금속 시트(11)의 수용패턴(11a) 내에 안착되는 바, 반도체 칩(20)의 하면과 금속 시트(11)의 하면이 캐리어 시트(30)에 의해 동일선상에 위치될 수 있어, 반도체 패키지의 하면을 평탄화하는 공정이 불필요하다. 그리고, 금속 시트(11) 상에서만 도금 공정을 진행하는 바, 별도의 금속 시드(seed)를 형성하지 않더라도, 반도체 패키지를 제조할 수 있다.
이하에서는 첨부된 도 1 내지 7을 참조하여, 본 발명의 일실시예의 각 단계를 상세히 설명하도록 한다.
도 1은 본 발명의 일실시예에 따른 금속 시트(11)의 패터닝 단계와, 캐리어 시트(30) 결합 단계를 도시한 단면도이고, 이를 참고하여 패터닝 단계와 캐리어 시트(30) 결합 단계를 설명한다.
도 1에 도시된 바와 같이, 반도체 칩(도 2의 20 참고)의 두께보다 얇은 금속 시트(11)를 준비한다. 예를 들어, 100 ~ 150 ㎛의 두께를 가지는 반도체 칩(20)을 사용하는 경우, 금속 시트(11)는 20 ~ 30 ㎛의 두께를 가질 수 있다. 그리고, 금속 시트(11)는 도전성을 가지며, 열전도율이 높은 금속으로 이루어진다. 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 그래핀(Graphene) 또는 합금(Arroy) 등의 재질이 사용될 수 있고, 특히 구리는 400(W/mK)의 열전도도를 가지는 바, 금속 시트(11)는 구리 재질로 이루어짐이 바람직하다.
이와 같이 준비된 금속 시트(11) 상에 향후 반도체 칩(도 2의 20 참고)이 수용될 수용패턴(11a)을 적어도 하나 이상 패터닝하여 형성하는데, 얇은 금속 시트(11) 상에서 수용패턴(11a)이 패터닝되어 수용패턴(11a)의 형상, 크기는 정밀하게 형성될 수 있다. 한편, 수용패턴(11a)은 수용될 반도체 칩(20)의 폭보다 넓은 폭을 가지는데, 이에 따라 반도체 칩(20)은 향후 수용패턴(11a)에 쉽게 안착될 수 있고, 반도체 칩(20)이 수용패턴(11a) 내에 안착됨에 따라 반도체 패키지의 경박단소화가 달성될 수 있다. 수용패턴(11a)의 개수는 직접하고자 하는 반도체 칩(20)의 수에 대응하고, 단일개는 물론 복수개로 형성되어도 본 발명의 범위에 속함은 자명하다. 이와 같은 수용패턴(11a)의 패터닝은 기계 또는 레이저 드릴링으로 이루어질 수 있음은 물론, 반응성 이온 식각(Reactive Ion Etching, RIE)으로도 수행될 수 있다.
상기와 같이 금속 시트(11)를 패터닝한 이후, 금속 시트(11)의 휨을 방지하고 반도체 칩(도 2의 20 참고)을 안착하기 위해, 패터닝된 금속 시트(11)의 하면이 맞닿도록 금속 시트(11)를 캐리어 시트(30)에 결합시킨다. 캐리어 시트(30)는 반도체 칩(20)과 금속 시트(11) 간의 위치를 고정하기 위한 것으로, 접착성을 갖는 테이프 형태일 수 있다.
다음으로, 도 2는 도 1의 금속 시트(11)에 반도체 칩(20)이 안착되는 단계를 도시한 단면도이고, 이를 참고할 때 캐리어 시트(30)에 하면이 결합된 금속 시트(11)의 수용패턴(11a) 내에 반도체 칩(20)이 안착된다.
이 때, 반도체 칩(20)은 전극패드(21)가 상방을 향하는 face-up 형태로 금속 시트(11)의 수용패턴(11a) 내에 안착되어, 캐리어 시트(30)를 통해 반도체 칩(20)의 하면과 금속 시트(11)의 하면이 동일선상에 위치되는 바, 후술할 반도체 패키지의 하면이 자연스레 평탄해져, 별도의 하면 평탄화 공정이 불필요하다. 또한, 반도체 칩(20)의 하면은 그라운드(GND) 형성을 위해 금속 처리됨이 일반적인데, 이에 따라 반도체 칩(20)의 하면에 방열부재를 형성하더라도(도 5 참고), 별도의 금속 시드를 형성할 필요가 없다. 그리고, 반도체 칩(20)의 폭은 수용패턴(11a)의 폭보다 좁아, 반도체 칩(20)의 외측면과 수용패턴(11a)이 형성된 금속 시트(11)의 내측면 간에는 소정의 갭(G)이 형성된다. 이와 같은 갭(G)에 후술할 도금 공정을 통해 측부 방열부재(13)가 충진되어, 반도체 칩(20)의 발열을 측부로 방열시킬 수 있고, 반도체 칩(20)이 베이스 기판(10)에 견고히 실장될 수 있다. 또한, 반도체 칩(20)은 금속 시트(11)의 두께보다 두껍고, 그 하면이 금속 시트(11)의 하면과 동일선상에 위치되는 바, 반도체 칩(20)의 상면과 금속 시트(11)의 상면 간에는 소정의 높이차(H)가 형성된다. 이와 같은 높이차(H)에 후술할 도금 공정으로 도금층(12)이 형성되는 바, 베이스 기판(10)이 두터워져 휘거나 왜곡되지 않는다. 한편, 반도체 칩(20)의 외측면과 금속 시트(11)의 내측면 간의 갭(G)은 금속 시트(11)의 상면과 반도체 칩(20)의 상면 간의 높이차(H)보다 작도록 형성됨이 바람직한데, 이에 따라 후술할 도금 공정으로 도금층(12)을 성장시킬 때, 측부 방열부재(13)가 갭(G)에 밀실히 충진되는 바, 반도체 패키지의 방열효율을 높일 수 있고, 반도체 칩(20)의 실장을 견고히 할 수 있다.
다음으로, 도 3은 도 2의 금속 시트(11)를 도금하여 반도체 칩(20)을 베이스 기판(10)에 실장하는 단계를 도시한 단면도이고, 이를 참고할 때 금속 시트(11)의 상면에 도금층(12)을 성장시켜 베이스 기판(10)을 형성함과 동시에, 갭(도 2의 G)에 측부 방열부재(13)를 도금하여 반도체 칩(20)을 실장한다.
도금층(12)의 성장은 금속 시트(11)의 상면에서 이루어지는 바, 별도의 금속 시드가 없더라도 균일하게 금속 시트(11)의 상면에서 성장될 수 있으며, 금속 시트(11)의 상면과 반도체 칩(20)의 상면 간의 높이차(도 2의 H) 내에서 이루어진다. 도금층(12)의 성장으로 금속 시트(11)와 도금층(12)은 베이스 기판(10)을 구성한다. 이 때, 금속 시트(11)의 하면은 캐리어 시트(30)에 결합되어 도금되지 않으며, 반도체 칩(20)의 상면도 금속 처리가 되어 있지 않아 도금층(12)이 성장하지 않는다.
도금층(12)의 성장과 동시에, 금속 시트(11)의 내측면도 도금되어 금속 시트(11)의 내측면과 반도체 칩(20)의 외측면 간의 갭(도 2의 G)에는 측부 방열부재(13)가 형성되고, 이에 따라 반도체 칩(20)은 베이스 기판(10)에 실장된다. 갭은 도금층(12)이 성장하는 높이보다 작을 수 있어, 도금층(12) 성장의 도금만으로도 갭에 측부 방열부재(13)를 밀실히 채울 수 있다.
한편, 도금층(12)과 측부 방열부재(13)는 금속 시트(11)와 동일한 재질의 금속으로 이루어질 수 있으며, 특히 금속 시트(11)가 구리 재질인 경우 도금층(12)과 측부 방열부재(13)도 구리로 이루어져 반도체 칩(20)의 발열을 측부로 신속히 방열시킬 수 있다. 그리고, 도금층(12)과 측부 방열부재(13)는 전기도금으로 형성될 수 있으며, 별도의 마스킹 공정이 필요하지 않아 신속히 도금층(12)과 측부 방열부재(13)를 형성할 수 있다.
다음으로, 도 4는 도 3의 베이스 기판(10) 상에 절연층(40)을 형성하는 단계를 도시한 단면도이고, 도시된 바와 같이, 베이스 기판(10)과 반도체 칩(20) 상에 절연층(40)을 형성하는 단계가 진행된다. 절연층(40)은 베이스 기판(10) 상에 추가적으로 구비될 수 있는 수동소자 등으로부터 반도체 칩(20) 및 베이스 기판(10)을 절연한다.
절연층(40)이 형성되면, 반도체 칩(20)은 베이스 기판(10)에 견고히 고정되어 실장되는 바, 베이스 기판(10)을 구성하는 금속 시트(11)의 하면에 결합된 캐리어 시트(30)는 제거된다. 한편, 반도체 칩(20)은 절연층(40)이 형성되기 이전이라도, 측부 방열부재(13)에 의해 베이스 기판(10)에 고정되어 실장되는 바, 절연층(40) 형성 단계와 캐리어 시트(30) 제거 단계는 그 순서가 바뀔 수 있으며, 바뀌더라도 본 발명의 범위에 속한다고 할 것이다.
다음으로, 도 5는 도 4의 베이스 기판(10)의 하면에 하부 방열부재(14)를 형성하는 단계를 도시한 단면도이고, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은 캐리어 시트(30)에 의해 반도체 칩(20)의 하면과 베이스 기판(10)의 하면이 동일선상에 위치되어 하면이 평탄한 바, 하부 방열부재(14) 형성 단계는 선택적으로 부가될 수 있다.
다만, 하부 방열부재(14)를 형성하는 경우, 반도체 칩(20)의 하면은 하부 방열부재(14)에 의해 감싸져, 외부의 물리적인 충격으로부터 보호될 수 있고, 베이스 기판(10) 또한 하부 방열부재(14)에 의해 지탱되는 바, 휘거나 왜곡됨을 방지할 수 있다. 하부 방열부재(14)는 금속 재질인 베이스 기판(10)의 하면 및 금속 처리된 반도체 칩(20)의 하면에 도금으로 형성되는 바, 별도의 금속 시드가 없어도 전기 도금으로 쉽게 형성할 수 있다. 한편, 하부 방열부재(14)는 반도체 칩(20)을 물리적으로 보호하는 동시에, 반도체 칩(20)의 발열을 하부로 신속히 방열시키기 위해, 금속 시트(11)와 같은 금속 재질로 구성될 수 있으며, 특히 열전도도가 높은 구리 재질로 이루어질 수 있다.
다음으로, 도 6은 도 5의 절연층(40) 상에 비아를 형성하는 단계를 도시한 단면도이고, 도 7은 도 6의 절연층(40) 상에 전극패턴(50)을 형성하여 반도체 패키지를 완성하는 단계를 도시한 단면도이다. 도 6 및 도 7을 참고할 때, 캐리어 시트(30)를 제거하는 단계 이후, 또는 하부 방열부재(14)를 형성하는 단계 이후, 절연층(40) 상에 전극패턴(50)을 형성하는 단계가 진행된다.
전극패턴(50)을 형성하는 단계는 먼저, 도 6의 도시처럼 절연층(40)에 반도체 칩(20)의 전극패드(21)가 드러나도록 비아홀(42)을 형성한다. 이와 같은 비아홀(42)은 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조 공정을 사용할 수 있다.
절연층(40)에 비아홀(42)을 형성한 이후, 비아홀(42)을 통해 반도체 칩(20)의 전극패드(21)와 전기적으로 연결되도록 전극패턴(50)을 절연층(40) 상에 형성한다. 이와 같은 전극패턴(50)은 반도체 칩(20) 간의 서로 전기적으로 연결할 수 있으며, 반도체 칩(20)과 외부 기판(미도시)을 전기적으로 연결할 수 있다.
이상 도 1 내지 도 7을 참고하여, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법을 설명하였으며, 이하에서는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 상세히 설명하고, 상술한 일실시예와 중복되는 설명은 생략하도록 한다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은, 반도체 칩(20)의 두께보다 얇은 금속 시트(11) 상에, 상기 반도체 칩(20)의 폭보다 넓은 수용패턴(11a)을 적어도 하나 이상 패터닝하는 동시에, 상기 금속 시트(11)를 수용패턴(11a)이 형성된 접지영역(A)과 상기 접지영역(A)으로부터 전기적으로 절연될 전극영역(B)으로 분리시키는 분리패턴(11b)을 적어도 하나 이상 패터닝하는 단계; 상기 패터닝된 금속 시트(11)의 하면이 맞닿도록 상기 금속 시트(11)를 캐리어 시트(30) 상에 결합시키는 단계; 상기 수용패턴(11a) 내에 상기 반도체 칩(20)이 안착되어 상기 금속 시트(11)의 내측면과 갭을 형성하고, 상기 캐리어 시트(30) 상에 상기 반도체 칩(20)의 금속 처리된 하면이 안착되어 상기 금속 시트(11)의 상면과 높이차를 형성하도록, 상기 반도체 칩(20)의 전극패드(21)가 상방을 향하게 상기 반도체 칩(20)을 상기 금속 시트(11)의 수용패턴(11a) 내에 안착하는 단계; 상기 금속 시트(11)의 상면에 도금층(12)을 성장시켜 베이스 기판(10)을 형성함과 동시에, 상기 금속 시트(11)의 내측면와 반도체 칩(20) 간의 갭에 측부 방열부재(13)를 도금하여 상기 반도체 칩(20)을 상기 베이스 기판(10) 상에 실장하고, 상기 분리패턴(11b) 내 금속 시트(11)의 내측면을 도금하여 트렌치(11B)를 형성하는 단계; 상기 베이스 기판(10)과 상기 반도체 칩(20) 상에 절연층(40)을 형성함과 동시에, 상기 트렌치(11B)에 절연물질(41)을 충진하는 단계; 상기 절연층(40)이 형성된 베이스 기판(10)의 하면에 결합된 상기 캐리어 시트(30)를 제거하는 단계; 상기 절연층(40) 상에 상기 반도체 칩(20)의 전극패드(21)와 상기 전극영역(B)의 베이스 기판(10)을 전기적으로 연결하도록 전극패턴(50)을 형성하는 단계; 및 상기 트렌치(11B)의 양 끝단을 기준으로 상기 베이스 기판(10) 및 절연층(40)을 절단하여, 상기 베이스 기판(10) 내에서 상기 접지영역(A)과 상기 전극영역(B)을 전기적으로 분리하는 단계;를 포함한다.
이에 따라, 방열효율이 높은 동시에, 도전성의 베이스 기판(10)을 트렌치(11B)를 통해 접지영역(A)과 전극영역(B)으로 분리하여, 전극영역(B)을 통해 반도체 칩(20)과 외부 기판 간의 신호가 송수신되는, MFL 구조의 반도체 패키지를 제조할 수 있는 효과가 있다. 또한, 접지영역(A)과 전극영역(B)을 전기적으로 분리하는 트렌치(11B)를 패터닝과 도금으로 형성하는 바, 트렌치(11B)를 용이하게 형성할 수 있을 뿐만 아니라, 정밀한 가공이 가능하다. 그리고, 반도체 칩(20)과 베이스 기판(10)을 전극패턴(50)으로 연결하는 바, 와이어 본딩공정이 생략되어 공정이 단순화되며, 전극패턴(50)의 폭, 길이, 두께 등을 목적에 맞게 제조할 수 있다.
이하에서는 첨부된 도 8a 내지 14b를 참조하여, 본 발명의 다른 실시예의 각 단계를 상세히 설명하도록 한다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 금속 시트(11)의 패터닝 단계와, 캐리어 시트(30) 결합 단계를 도시한 평면도 및 단면도이고, 이를 참고하여 일실시예와 중복되지 않는 범위에서 패터닝 단계와 캐리어 시트(30) 결합 단계를 설명한다.
도 8a 및 도 8b의 도시와 같이, 다른 실시예의 패터닝 단계는 금속 시트(11) 상에 수용패턴(11a)을 패터닝함과 동시에, 금속 시트(11)를 접지영역(A)과 전극영역(B)으로 분리시키는 분리패턴(11b)을 적어도 하나 이상 패터닝한다. 이 때, 접지영역(A)이란 반도체 칩(도 9a 및 도 9b의 20)이 수용될 수용패턴(11a)이 형성된 영역을 말하며, 전극영역(B)이란 후술할 공정을 통해 접지영역(A)으로부터 전기적으로 절연될 영역을 말한다. 이와 같은 분리패턴(11b)의 패터닝은 수용패턴(11a)의 패터닝과 동시에 진행되어 공정을 간소화할 수 있으며, 얇은 금속 시트(11) 상에서 분리패턴(11b)이 패터닝되어 그 형상, 크기가 정밀하게 형성될 수 있다. 한편, 분리패턴(11b)은 일정한 폭을 가져 접지영역(A)과 전극영역(B)을 분리시키며, 도시와 같이 금속 시트(11)의 각 모서리를 전극영역(B)으로 형성하도록, 금속 시트(11)의 각 모서리에 절곡 형성될 수 있다. 다만, 분리패턴(11b)의 형상 및 개수는 금속 시트(11)의 두께를 관통하여 접지영역(A)과 전극영역(B)을 나누면 족하고, 필요한 전극영역(B)의 개수, 위치에 따라 다양하게 변경될 수 있다.
금속 시트(11)를 패터닝한 이후, 일실시예와 같이, 패터닝된 금속 시트(11)의 하면이 맞닿도록 금속 시트(11)를 캐리어 시트(30) 상에 결합하는 단계가 뒷따른다.
다음으로, 도 9a 및 도 9b는 도 8a 및 도 8b의 금속 시트(11)에 반도체 칩(20)이 안착되는 단계를 도시한 평면도 및 단면도이고, 이를 참고할 때 일실시예와 같이 캐리어 시트(30)에 하면이 결합된 금속 시트(11)의 수용패턴(11a) 내에 반도체 칩(20)이 안착된다.
반도체 칩(20)을 안착함에 있어서, 수용패턴(11a)이 형성된 금속 시트(11)의 내측면과 반도체 칩(20)의 외측면 간의 갭(G)은 금속 시트(11)의 상면과 반도체 칩(20)의 상면 간의 높이차(H)보다 작도록 형성되는 동시에, 분리패턴(11b)의 폭(W)의 절반보다 작도록 형성될 수 있다. 이에 따라 후술할 도금 공정으로 갭(G)에 측부 방열부재(13)를 밀실히 충진하더라도, 분리패턴(11b) 내에 도금이 완전히 충진되지 않아 소정의 폭을 가지는 트렌치(11B)를 형성할 수 있다. 더욱 바람직하게는 분리패턴(11b)의 폭(W)을 후술할 도금층(12)의 높이의 두 배를 초과하도록 형성할 수 있고, 이에 따라 도금층(12)의 성장으로도 분리패턴(11b) 내에 도금이 완전히 충진되지 않아 접지영역(A)과 전극영역(B)을 분리할 수 있다.
다음으로, 도 10a 및 도 10b는 도 9a 및 도 9b의 금속 시트(11)를 도금하여 베이스 기판(10)에 반도체 칩(20)을 실장하고, 트렌치(11B)를 형성하는 단계를 도시한 평면도 및 단면도이다. 이를 참고할 때 금속 시트(11)의 상면에 도금층(12)을 성장시켜 베이스 기판(10)을 형성함과 동시에, 갭에 측부 방열부재(13)를 도금하여 반도체 칩(20)을 실장하고, 분리패턴(11b) 내 금속 시트(11)의 내측면을 도금하여 트렌치(11B)를 형성한다.
베이스 기판(10) 형성과 반도체 칩(20) 실장은 일실시예와 중복되는 바, 트렌치(11B) 형성을 중심으로 설명하면, 도금층(12)의 성장과 측부 방열부재(13)의 형성과 동시에, 분리패턴(11b) 내의 금속 시트(11)의 내측면에서도 도금이 이루어져, 트렌치(11B)가 형성된다. 트렌치(11B)는 소정의 폭을 가져 베이스 기판(10)의 접지영역(A)과 전극영역(B)을 이격시켜야 하는 바, 분리패턴(11b) 내에 도금이 완전히 충진되어 베이스 기판(10)의 접지영역(A)과 전극영역(B)이 접촉되지 않도록, 분리패턴(11b)의 폭은 도금 두께를 고려하여야 한다. 즉, 분리패턴(11b)의 폭이 갭의 두배를 초과하거나, 바람직하게는 도금층(12) 높이의 두배를 초과하는 경우, 분리패턴(11b) 내 금속 시트(11)의 내측면이 도금되더라도, 소정의 폭을 가지는 트렌치(11B)를 형성할 수 있다. 한편, 이와 같은 분리패턴(11b) 내의 도금도 도금층(12)과 측부 방열부재(13)와 같은 재질을 가지며, 전기도금으로 형성될 수 있다.
다음으로, 도 11a 및 도 11b는 도 10a 및 도 10b의 베이스 기판(10) 상에 절연층(40)을 형성하는 단계를 도시한 평면도 및 단면도이다. 도시된 바와 같이, 베이스 기판(10)과 반도체 칩(20) 상에 절연층(40)을 형성하는 것은 일실시예와 유사하나, 절연층(40)을 형성함과 동시에 트렌치(11B)에 절연물질(41)을 충진한다. 이와 같이 트렌치(11B)에 절연물질(41)이 충진됨에 따라 베이스 기판(10)의 접지영역(A)과 전극영역(B)은 트렌치(11B)를 통해서는 전기적으로 절연될 수 있다.
이와 같이 절연층(40)이 형성되고, 절연물질(41)이 충진되면, 반도체 칩(20)은 베이스 기판(10)에 견고히 고정되어 실장되고, 절연물질(41) 충진을 위한 트렌치(11B) 하부의 폐쇄 또한 필요가 없는 바, 베이스 기판(10)의 하면에 결합된 캐리어 시트(30)는 제거된다.
다음으로, 도 12는 도 11b의 베이스 기판(10)의 하면에 하부 방열부재(14)를 형성하는 단계를 도시한 단면도이고, 하부 방열부재(14) 형성 단계는 본 발명의 일실시예와 마찬가지로 선택적으로 부가될 수 있다. 다만, 본 발명의 일실시예에서 하부 방열부재(14)는 반도체 패키지 하면 전체에 연속적으로 형성되었다면, 본 발명의 다른 실시예에서는 접지영역(A)과 전극영역(B)을 전기적으로 절연하여야 하는 바, 트렌치(11B)에 충진된 절연물질(41)의 하부에는 하부 방열부재(14)가 형성되지 않아 단속적으로 형성된다. 전기 도금으로 하부 방열부재(14)를 형성할 시, 절연물질(41)에는 금속 시드가 형성되지 않아 별도의 마스킹이 없더라도, 절연물질(41)의 하부에는 하부 방열부재(14)가 형성되지 않는다.
다음으로, 도 13은 도 12의 절연층(40) 상에 비아를 형성하는 단계를 도시한 단면도이고, 도 14a 및 도 14b는 도 13의 절연층(40) 상에 전극패턴(50)을 형성하여 반도체 패키지를 완성하는 단계를 도시한 평면도 및 단면도이다. 도 13, 도 14a 및 도 14b을 참고할 때, 캐리어 시트(30)를 제거하는 단계 이후, 또는 하부 방열부재(14)를 형성하는 단계 이후, 절연층(40) 상에 전극패턴(50)을 형성하는 단계 및 접지영역(A)과 전극영역(B)을 전기적으로 분리하는 단계가 진행된다.
전극패턴(50)을 형성하는 단계는 먼저, 도 13의 도시처럼 접지영역(A) 내에 있는 반도체 칩(20)의 전극패드(21) 및 전극영역(B) 내에 있는 베이스 기판(10)이 드러나도록 절연층(40)에 비아홀(42)을 형성한다. 이와 같은 비아홀(42)은 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Etching) 등의 알려진 반도체 제조 공정을 사용할 수 있다.
절연층(40)에 비아홀(42)을 형성한 이후, 비아홀(42)을 통해 접지영역(A)에 있는 반도체 칩(20)의 전극패드(21)와 전극영역(B)에 있는 베이스 기판(10)을 전기적으로 연결하는 전극패턴(50)을 절연층(40) 상에 형성한다. 이와 같은 전극패턴(50) 이외에도 반도체 칩(20)이 복수인 경우 반도체 칩(20) 간을 서로 전기적으로 연결하도록 전극패턴(50)도 형성할 수 있다. 이는 금속층을 증착한 다음, 포토리소그래피, 건식 또는 습식 에칭 등의 알려진 반도체 제조 공정을 사용할 수 있다.
전극패턴(50)을 형성한 후, 베이스 기판(10)을 통해 접지영역(A)과 전극영역(B)이 전기적으로 연결되지 않도록, 접지영역(A)과 전극영역(B)을 분리하는 단계가 진행되며, 이는 트렌치(11B)의 양 끝단, 즉 도 14a의 이점쇄선으로 표시된 절단선을 기준으로, 베이스 기판(10)과 절연층(40)을 절단하여 이루어질 수 있다. 이와 같은 절단 방법은, 블레이드 다이싱, 레이저 다이싱, 패턴 마스크 생성 및 에칭 등의 방식을 사용할 수 있다.
상술한 바와 같은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법에 의해 제조된 반도체 패키지는, 도전성 재질로 이루어진 베이스 기판(10)을 트렌치(11B)를 통해 접지영역(A)과 전극영역(B)으로 분리하고, 전극영역(B)의 베이스 기판(10)과 반도체 칩(20)의 전극패드(21)를 전극패턴(50)으로 전기적으로 연결하여, 전극영역(B)의 베이스 기판(10)을 통해 반도체 칩(20)과 외부 기판이 신호를 송수신한다.
또한, 반도체 칩(20)과 베이스 기판(10)을 전극패턴(50)으로 전기적으로 연결하였는 바, 반도체 칩(20)과 반도체 패키지를 연결하기 위한 와이어 본딩이 필요치 않아, 와이어 본딩을 위한 열압착공정, 초음파 접합공정 등을 생략할 수 있다. 그리고, 와이어 본딩에 필요한 공간을 절약할 수 있으며, 와이어 본딩구조에서 발생하는 고주파 영역에서의 기생 인덕턴스 문제를, 전극패턴(50)의 경로, 폭, 길이, 두께 및 전극영역(B)의 위치를 맞춤 설계하여, 줄일 수 있다. 따라서, 고전압, 고전류를 사용하는 전력반도체에 적용되기 위한 신뢰성 있는 반도체 패키지를 제조할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명의 일실시예는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 베이스 기판 11: 금속 시트
11a: 수용패턴 11b: 분리패턴
11B: 트렌치 12: 도금층
13: 측부 방열부재 14: 하부 방열부재
20: 반도체 칩 21: 전극패드
30: 캐리어 시트
40: 절연층 41: 절연물질
42: 비아홀
50: 전극패턴
A: 접지영역 B: 전극영역

Claims (8)

  1. 반도체 칩의 두께보다 얇은 금속 시트 상에 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 단계;
    상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계;
    상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계;
    상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면과 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하는 단계;
    상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성하는 단계;
    상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계; 및
    상기 절연층 상에 상기 반도체 칩의 전극패드와 전기적으로 연결되도록 전극패턴을 형성하는 단계;를 포함하는 반도체 패키지의 제조방법.
  2. 청구항 1에 있어서,
    상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법.
  3. 청구항 1에 있어서,
    상기 반도체 칩을 안착하는 단계에서,
    상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성되는 반도체 패키지의 제조방법.
  4. 청구항 1에 있어서,
    상기 캐리어 시트를 제거하는 단계는,
    상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함하고,
    상기 하부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법.
  5. 반도체 칩의 두께보다 얇은 금속 시트 상에, 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 동시에, 상기 금속 시트를 수용패턴이 형성된 접지영역과 상기 접지영역으로부터 전기적으로 절연될 전극영역으로 분리시키는 분리패턴을 적어도 하나 이상 패터닝하는 단계;
    상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계;
    상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 상기 반도체 칩의 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계;
    상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면와 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하고, 상기 분리패턴 내 금속 시트의 내측면을 도금하여 트렌치를 형성하는 단계;
    상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성함과 동시에, 상기 트렌치에 절연물질을 충진하는 단계;
    상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계;
    상기 절연층 상에 상기 반도체 칩의 전극패드와 상기 전극영역의 베이스 기판을 전기적으로 연결하도록 전극패턴을 형성하는 단계; 및
    상기 트렌치의 양 끝단을 기준으로 상기 베이스 기판 및 절연층을 절단하여, 상기 베이스 기판 내에서 상기 접지영역과 상기 전극영역을 전기적으로 분리하는 단계;를 포함하는 반도체 패키지의 제조방법.
  6. 청구항 5에 있어서,
    상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법.
  7. 청구항 5에 있어서,
    상기 반도체 칩을 안착하는 단계에서,
    상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성되는 동시에, 상기 분리패턴의 폭의 절반보다 작도록 형성되는 반도체 패키지의 제조방법.
  8. 청구항 5에 있어서,
    상기 캐리어 시트를 제거하는 단계는,
    상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함하고,
    상기 하부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법.
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