CN105023882B - 半导体中介板及封装结构 - Google Patents

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Abstract

一种半导体中介板及封装结构，该半导体中介板包括基板本体、多个导电柱、钝化层与凸块底下金属层，该基板本体的一表面由中间区与围绕该中间区的周围区所组成，各该导电柱嵌埋于该基板本体中且其一端部外露于该表面，该钝化层形成于该表面上，且包括一围绕部、多个环状部与多个条状部，该凸块底下金属层形成于该导电柱的外露端部上，并延伸至位于该外露端部的周缘的环状部上。本发明能有效减少应力，以防止半导体中介板翘曲。

Description

半导体中介板及封装结构
技术领域
本发明涉及一种半导体中介板及封装结构，尤指一种具有凸块底下金属层的半导体中介板及封装结构。
背景技术
现行的覆晶技术因具有缩小芯片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于芯片封装领域，例如：芯片尺寸构装(Chip Scale Package，CSP)、芯片直接贴附封装(Direct Chip Attached，DCA)以及多芯片模块封装(Multi-Chip Module，MCM)等型态的封装模块，其均可利用覆晶技术而达到封装的目的。
于覆晶封装制程中，因芯片与封装基板的热膨胀系数的差异甚大，故芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使得凸块容易自封装基板上剥离。另一方面，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重，其结果将导致芯片与封装基板之间的电性连接的可靠度(reliability)下降，并造成信赖性测试的失败。
为了解决上述问题，遂发展出以半导体基材作为中介结构的制程，其通过于一封装基板与一半导体芯片之间增设一硅中介板(silicon interposer)，因为该硅中介板与该半导体芯片的材质接近，故可有效避免热膨胀系数不匹配所产生的问题。
请参阅图1，其为现有具硅中介板的堆栈封装结构的剖视图。如图所示，现有的封装结构除了能避免前述问题外，相较于直接将半导体芯片接置于封装基板的情况，现有的封装结构也可使封装结构的版面面积更加缩小。
举例来说，一般封装基板最小的线宽/线距只可做到12/12微米，而当半导体芯片的输入输出(I/O)数增加时，由于线宽/线距已无法再缩小，故须加大封装基板的面积以提高布线数量，以便于接置高输入输出(I/O)数的半导体芯片；相对地，由于图1的封装结构是将半导体芯片11接置于一具有硅贯孔(through silicon via，TSV)的硅中介板12上，以该硅中介板12做为一转接板，进而将半导体芯片11电性连接至封装基板13上，而硅中介板12可利用半导体制程做出3/3微米或以下的线宽/线距，故当半导体芯片11的输入输出(I/O)数增加时，该硅中介板12的面积已足够连接高输入输出(I/O)数的半导体芯片11。此外，因为该硅中介板12具有细线宽/线距的特性，其电性传输距离较短，所以连接于该硅中介板12的半导体芯片11的电性传输速度(效率)也较将半导体芯片直接接置封装基板的速度(效率)来得快。
因终端产品的体积缩减需求，使得如图1所示的具硅中介板的堆栈封装结构(3D-IC堆栈封装结构)的硅中介板12必须做到轻薄短小，故一般该硅中介板12的厚度在100微米以下(例如50至100微米)；然而，在该硅中介板12的制作过程、将该半导体芯片11接置该硅中介板12上或是将该硅中介板12接置于封装基板13上等过程中，皆会因该硅中介板12太薄而产生翘曲(warpage)，造成该半导体芯片11与硅中介板12间的接合用的导电组件14(例如μ-bump)或该硅中介板12与封装基板13间的接合用的导电组件15(例如C4bump)在前述导电组件14、15处产生过大应力，而使接合处产生破裂(crack)现象。
前述破裂现象尤以发生在该导电组件14处最为明显与频繁；此外，该硅中介板12于切单后进行后续制程，而由于会经过热制程或是芯片接着(die bonding)制程等，该硅中介板12周围的应力也会特别大，如此也会造成该硅中介板12翘曲，进而导致终端产品的可靠度问题。
因此，如何避免上述现有技术中的种种问题，实为目前业界所急需解决的课题。
发明内容
有鉴于上述现有技术的缺失，本发明的目的为提供一种半导体中介板及封装结构，能有效减少应力，以防止半导体中介板翘曲。
本发明的半导体中介板包括：基板本体，其具有相对的第一表面与第二表面，该第二表面由中间区与围绕该中间区的周围区所组成；多个导电柱，其各嵌埋于该基板本体中且其一端部外露于该第二表面；钝化层，其形成于该第二表面上，且包括一围绕部、多个环状部与多个条状部，该围绕部位于该周围区，该环状部位于该中间区中的导电柱周缘，该条状部并以其两端分别连接二该环状部；以及凸块底下金属(Under Bump Metallurgy，简称UBM)层，其形成于该导电柱的外露端部上，并延伸至位于该外露端部的周缘的环状部上。
于前述的半导体中介板中，该等条状部以2(n+1)的数量排成多个多边形，n为大于零的正整数，各该多边形的大小相同，各该多边形相连而排列成网状，各该多边形之间仅共享一该环状部，而相连成串，该等多边形呈锯齿状交错排列，该等条状部排成多个正六边形，且各该正六边形由至少六个该条状部所排成。又，n为1至20。
本发明的半导体中介板中，还包括表面钝化层，其形成于该第二表面上，且位于该钝化层与基板本体之间，该表面钝化层形成于整个该第二表面上，该环状部并外露部分位于该导电柱周缘的该表面钝化层，且该凸块底下金属层还形成于外露的该导电柱周缘的表面钝化层上，形成该表面钝化层的材质为无机材料，形成该钝化层的材质为高分子材料，该环状部的外缘较其上的该凸块底下金属层的外缘突出8至12微米。
本发明还提供一种封装结构，其包括：半导体中介板，其包括：基板本体，其具有相对的第一表面与第二表面，该第二表面由中间区与围绕该中间区的周围区所组成；多个导电柱，其各嵌埋于该基板本体中且其一端部外露于该第二表面；钝化层，其形成于该第二表面上，且包括一围绕部、多个环状部与多个条状部，该围绕部位于该周围区，该环状部位于该中间区中的导电柱周缘，该条状部并以其两端分别连接二该环状部；及凸块底下金属(Under Bump Metallurgy，简称UBM)层，其形成于该导电柱的外露端部上，并延伸至位于该外露端部的周缘的环状部上；第一电子组件，其接置于该基板本体的第一表面上；以及第二电子组件，其经由该凸块底下金属层接置于该基板本体的第二表面上。
于前述的封装结构中，该第一电子组件为芯片，该第二电子组件为承载件，该等条状部以2(n+1)的数量排成多个多边形，n为大于零的正整数，各该多边形的大小相同，n为1至20，各该多边形相连而排列成网状，各该多边形之间仅共享一该环状部，而相连成串，该等多边形呈锯齿状交错排列，该等条状部排成多个正六边形，且各该正六边形由至少六个该条状部所排成。
依上所述的封装结构中，还包括表面钝化层，其形成于该第二表面上，且位于该钝化层与基板本体之间，该表面钝化层形成于整个该第二表面上，该环状部并外露部分位于该导电柱周缘的该表面钝化层，且该凸块底下金属层还形成于外露的该导电柱周缘的表面钝化层上，形成该表面钝化层的材质为无机材料，形成该钝化层的材质为高分子材料，该环状部的外缘较其上的该凸块底下金属层的外缘突出8至12微米。
由上可知，本发明通过于半导体中介板的受最大应力的周缘形成围绕部，并于半导体中介板的受较小应力的中间区形成环状部与条状部，以降低应力，防止半导体中介板翘曲，并防止凸块底下金属层脱层或其上的导电组件破裂。
附图说明
图1所示者为现有具硅中介板的堆栈封装结构的剖视图。
图2A与图2B所示者分别为本发明的半导体中介板的俯视图与沿其线AA的局部剖视图。
图3A至图3E所示者分别为图2A的中间区的不同实施例。
图4所示者为本发明的封装结构的剖视图。
符号说明
11 半导体芯片
12 硅中介板
13 封装基板
14、15、25、29 导电组件
20 基板本体
20a 第一表面
20b 第二表面
201 中间区
202 周围区
21 导电柱
22 钝化层
221 围绕部
222 环状部
223 条状部
23、28 凸块底下金属层
24 表面钝化层
26 线路层
27 电性连接垫
30 第一电子组件
40 第二电子组件
AA 线
D 距离。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的用语也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A与图2B所示者，分别为本发明的半导体中介板的俯视图与沿其线AA的局部剖视图。如图所示，本发明的半导体中介板包括：基板本体20，其具有相对的第一表面20a与第二表面20b，该第二表面20b由中间区201与围绕该中间区201的周围区202所组成；多个导电柱21，其各嵌埋于该基板本体20中且其一端部外露于该第二表面20b；钝化层22，其形成于该第二表面20b上，且包括一围绕部221、多个环状部222与多个条状部223，该围绕部221位于该周围区202，该环状部222位于该中间区201中的导电柱21周缘，该条状部223并以其两端分别连接二该环状部222，该钝化层22可藉由一次的图案化制程(例如曝光、显影等步骤)来形成，形成该钝化层22的材质为高分子材料；以及凸块底下金属(Under BumpMetallurgy，简称UBM)层23(仅图标于图2B)，其形成于该导电柱21的外露端部上，并延伸至位于该外露端部的周缘的环状部222上。
于前述的半导体中介板中，还包括表面钝化层24，其形成于该第二表面20b上，且位于该钝化层22与基板本体20之间，形成该表面钝化层24的材质为无机材料，例如氮化硅(Si3N4或SixNy)或氧化硅(SiO2或SixOy)，其中，该表面钝化层24也可形成于整个该第二表面20b上，该环状部222并外露部分位于该导电柱21周缘的该表面钝化层24，且该凸块底下金属层23还形成于外露的该导电柱21周缘的表面钝化层24上。
于本实施例中，该环状部222的外缘较其上的该凸块底下金属层23的外缘突出8至12微米的距离D。
要补充说明的是，参阅图2B，于该凸块底下金属层23上还可接置导电组件25，该导电柱21还可藉由该基板本体20中的线路层26来电性连接该第一表面20a上的电性连接垫27、凸块底下金属层28与导电组件29。
图3A至图3E所示者，分别为图2A的中间区的不同实施例。
如图3A所示，该等条状部223以2(n+1)的数量排成多个多边形，n为大于零的正整数，n可为1至20，于图3A至图3C的具体实施例中，该等条状部223连接相邻四该环状部222而排成多个正多边形，该正多边形为正方形，但本发明不以此为限，且各该正方形的大小相同。
如图3B所示，各该正多边形相连而排列成网状。
如图3C所示，各该正多边形之间仅共享一该环状部222，而相连成串，且该等正多边形呈锯齿状交错排列。
如图3D所示，该多边形为长方形，且该多边形还可围绕一该导电柱21。
如图3E所示，该等条状部223排成多个正六边形，且各该正六边形由至少六个该条状部223所排成，且该正六边形还可围绕一该导电柱21。
图4所示者，其为本发明的封装结构的剖视图。如图所示，本发明的封装结构包括：如前所述的半导体中介板，包括：基板本体20，其具有相对的第一表面20a与第二表面20b，该第二表面20b由中间区201与围绕该中间区201的周围区202所组成；多个导电柱21，其各嵌埋于该基板本体20中且其一端部外露于该第二表面20b；钝化层22，其形成于该第二表面20b上，且包括一围绕部221、多个环状部222与多个条状部223，该围绕部221位于该周围区202，该环状部222位于该中间区201中的导电柱21周缘，该条状部223并以其两端分别连接二该环状部222；及凸块底下金属(Under Bump Metallurgy，简称UBM)层23，其形成于该导电柱21的外露端部上，并延伸至位于该外露端部的周缘的环状部222上；第一电子组件30，其接置于该基板本体20的第一表面20a上；以及第二电子组件40，其经由该凸块底下金属层23接置于该基板本体20的第二表面20b上。
于本实施例中，该第一电子组件30为芯片，该第二电子组件40为承载件；然而，于其它实施例中，该第一电子组件30可为承载件，该第二电子组件40可为芯片。
要特别说明的是，关于半导体中介板的技术特征可参照前述图2A、图2B与图3A至图3E及其相关叙述，故不在此赘述。
综上所述，相较于现有技术，由于本发明通过于半导体中介板的受最大应力的周缘形成围绕部，并于半导体中介板的受较小应力的中间区形成环状部与条状部，以降低应力，防止半导体中介板翘曲；此外，该环状部能降低凸块底下金属层与基板本体间的接合所产生的应力，以防止凸块底下金属层脱层或其上的导电组件破裂，前述功效尤以该环状部的外缘较其上的该凸块底下金属层的外缘突出8至12微米时最为明显。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (27)

1.一种半导体中介板，其包括：
基板本体，其具有相对的第一表面与第二表面，该第二表面由中间区与围绕该中间区的周围区所组成；
多个导电柱，其各嵌埋于该基板本体中且其一端部外露于该第二表面；
钝化层，其形成于该第二表面上，且包括一围绕部、多个环状部与多个条状部，该围绕部位于该周围区，该环状部位于该中间区中的导电柱周缘，该条状部的两端分别连接二该环状部；以及
凸块底下金属层，其形成于该导电柱的外露端部上，并延伸至位于该外露端部的周缘的环状部上。
2.如权利要求1所述的半导体中介板，其特征在于，所述条状部以2(n+1)的数量排成多个多边形，其中，n为大于零的正整数。
3.如权利要求2所述的半导体中介板，其特征在于，各该多边形的大小相同。
4.如权利要求2所述的半导体中介板，其特征在于，n为1至20。
5.如权利要求2所述的半导体中介板，其特征在于，各该多边形相连而排列成网状。
6.如权利要求2所述的半导体中介板，其特征在于，各该多边形之间仅共享一该环状部，而相连成串。
7.如权利要求6所述的半导体中介板，其特征在于，所述多边形呈锯齿状交错排列。
8.如权利要求2所述的半导体中介板，其特征在于，所述条状部排成多个正六边形，且各该正六边形由至少六个该条状部所排成。
9.如权利要求1所述的半导体中介板，其特征在于，该半导体中介板还包括表面钝化层，其形成于该第二表面上，且位于该钝化层与基板本体之间。
10.如权利要求9所述的半导体中介板，其特征在于，该表面钝化层形成于整个该第二表面上，该环状部外露该导电柱的该外露端部与部分位于该导电柱周缘的该表面钝化层，且该凸块底下金属层还形成于外露的该导电柱周缘的表面钝化层上。
11.如权利要求9所述的半导体中介板，其特征在于，形成该表面钝化层的材质为无机材料。
12.如权利要求1所述的半导体中介板，其特征在于，形成该钝化层的材质为高分子材料。
13.如权利要求1所述的半导体中介板，其特征在于，该环状部的外缘较其上的该凸块底下金属层的外缘突出8至12微米。
14.一种封装结构，包括：
半导体中介板，包括：
基板本体，其具有相对的第一表面与第二表面，该第二表面由中间区与围绕该中间区的周围区所组成；
多个导电柱，其各嵌埋于该基板本体中且其一端部外露于该第二表面；
钝化层，其形成于该第二表面上，且包括一围绕部、多个环状部与多个条状部，该围绕部位于该周围区，该环状部位于该中间区中的导电柱周缘，该条状部的两端分别连接二该环状部；及
凸块底下金属层，其形成于该导电柱的外露端部上，并延伸至位于该外露端部的周缘的环状部上；
第一电子组件，其接置于该基板本体的第一表面上；以及
第二电子组件，其经由该凸块底下金属层接置于该基板本体的第二表面上。
15.如权利要求14所述的封装结构，其特征在于，该第一电子组件为芯片，该第二电子组件为承载件。
16.如权利要求14所述的封装结构，其特征在于，所述条状部以2(n+1)的数量排成多个多边形，其中，n为大于零的正整数。
17.如权利要求16所述的封装结构，其特征在于，各该多边形的大小相同。
18.如权利要求16所述的封装结构，其特征在于，n为1至20。
19.如权利要求16所述的封装结构，其特征在于，所述多边形相连而排列成网状。
20.如权利要求16所述的封装结构，其特征在于，各该多边形之间仅共享一该环状部，而相连成串。
21.如权利要求20所述的封装结构，其特征在于，所述多边形呈锯齿状交错排列。
22.如权利要求16所述的封装结构，其特征在于，所述条状部排成多个正六边形，且各该正六边形由至少六个该条状部所排成。
23.如权利要求14项所述的封装结构，其特征在于，该封装结构还包括表面钝化层，其形成于该第二表面上，且位于该钝化层与基板本体之间。
24.如权利要求23所述的封装结构，其特征在于，该表面钝化层形成于整个该第二表面上，该环状部外露该导电柱的该外露端部与部分位于该导电柱周缘的该表面钝化层，且该凸块底下金属层还形成于外露的该导电柱周缘的表面钝化层上。
25.如权利要求23所述的封装结构，其特征在于，形成该表面钝化层的材质为无机材料。
26.如权利要求23所述的封装结构，其特征在于，形成该表面钝化层的材质为高分子材料。
27.如权利要求14所述的封装结构，其特征在于，该环状部的外缘较其上的该凸块底下金属层的外缘突出8至12微米。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI559829B (zh) 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
TWI644408B (zh) * 2016-12-05 2018-12-11 美商美光科技公司 中介層及半導體封裝體
CN112466837A (zh) * 2020-09-30 2021-03-09 日月光半导体制造股份有限公司 半导体衬底及形成内埋式衬底的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011159840A (ja) * 2010-02-02 2011-08-18 Panasonic Corp 電子部品の実装接続構造
CN102403290A (zh) * 2010-09-10 2012-04-04 台湾积体电路制造股份有限公司 半导体组件及制造半导体组件的方法
CN102460687A (zh) * 2009-06-17 2012-05-16 浜松光子学株式会社 层叠配线基板
CN102738123A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 集成电路及集成电路系统及其制造方法
CN103137596A (zh) * 2011-11-29 2013-06-05 台湾积体电路制造股份有限公司 用于多芯片封装的凸块结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US8143096B2 (en) * 2008-08-19 2012-03-27 Stats Chippac Ltd. Integrated circuit package system flip chip
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
TW201342552A (zh) * 2012-04-03 2013-10-16 Advanced Semiconductor Eng 封裝載體結構
TWI488270B (zh) * 2012-09-26 2015-06-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI499023B (zh) * 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460687A (zh) * 2009-06-17 2012-05-16 浜松光子学株式会社 层叠配线基板
JP2011159840A (ja) * 2010-02-02 2011-08-18 Panasonic Corp 電子部品の実装接続構造
CN102403290A (zh) * 2010-09-10 2012-04-04 台湾积体电路制造股份有限公司 半导体组件及制造半导体组件的方法
CN102738123A (zh) * 2011-04-13 2012-10-17 台湾积体电路制造股份有限公司 集成电路及集成电路系统及其制造方法
CN103137596A (zh) * 2011-11-29 2013-06-05 台湾积体电路制造股份有限公司 用于多芯片封装的凸块结构

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