JPH10206896A - アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 - Google Patents
アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置Info
- Publication number
- JPH10206896A JPH10206896A JP9337875A JP33787597A JPH10206896A JP H10206896 A JPH10206896 A JP H10206896A JP 9337875 A JP9337875 A JP 9337875A JP 33787597 A JP33787597 A JP 33787597A JP H10206896 A JPH10206896 A JP H10206896A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- active matrix
- substrate
- thin film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0101—Neon [Ne]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01025—Manganese [Mn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0104—Zirconium [Zr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01054—Xenon [Xe]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01056—Barium [Ba]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01064—Gadolinium [Gd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
Abstract
の転写技術を用いてアクティブマトリクス基板を形成す
る際に、問題となる製造上の不都合を排して、アクティ
ブマトリクス基板の現実の製造を可能とすることであ
る。 【解決手段】 転写元の基板上に薄膜トランジスタなら
びに画素電極を形成するに際し、画素電極(1700)
を形成する前に、後の工程で問題となる層間絶縁膜等の
絶縁体層を、あらかじめ除去しておく。これにより、デ
バイスを転写体(1900)に転写した後、転写元基板
を離脱させると、画素電極の一部が表面または表面近傍
にあらわれる。この部分(1702)が液晶(460)
への電圧印加を可能とする。
Description
クス基板の製造方法,アクティブマトリクス基板および
液晶表示装置に関する。
ば、薄膜トランジスタ(TFT)を用いた液晶ディスプ
レイを製造するに際しては、基板上に薄膜トランジスタ
をCVD等により形成する工程を経る。薄膜トランジス
タを基板上に形成する工程は高温処理を伴うため、基板
は耐熱性に優れる材質のもの、すなわち、軟化点および
融点が高いものを使用する必要がある。そのため、現在
では、1000℃程度の温度に耐える基板としては石英
ガラスが使用され、500℃前後の温度に耐える基板と
しては耐熱ガラスが使用されている。
らの薄膜素子を製造するための条件を満足するものでな
ければならない。したがって、使用する基板は、搭載さ
れるデバイスの製造条件を必ず満たすように決定され
る。
板が完成した後の段階のみに着目すると、上述の「基
板」が必ずしも好ましくないこともある。
造プロセスを経る場合には、石英基板や耐熱ガラス基板
等が用いられるが、これらは非常に高価であり、したが
って製品価格の上昇を招く。
う性質をもつ。パームトップコンピュータや携帯電話機
等の携帯用電子機器に使用される液晶ディスプレイで
は、可能な限り安価で、軽くて、多少の変形にも耐え、
かつ落としても壊れにくいのが望ましいが、現実には、
ガラス基板は重く、変形に弱く、かつ落下による破壊の
恐れがあるのが普通である。
求される好ましい特性との間に溝があり、これら双方の
条件や特性を満足させることは極めて困難であった。
れたものであり、その目的の一つは、薄膜素子の製造時
に使用する基板と、例えば製品の実使用時に使用する基
板(製品の用途からみて好ましい性質をもった基板)と
を、独立に自由に選択することを可能とする新規な技術
を提供すると共に、その技術を用いて、優れた特性をも
つアクティブマトリクス基板や液晶表示装置を効果的に
製造する、まったく新しい方法を提供することにある。
本発明は、以下のような構成をしている。
クス状に配置された走査線と信号線とに接続された薄膜
トランジスタ(TFT)と、その薄膜トランジスタの一
端に接続された画素電極とを含んで画素部が構成される
アクティブマトリクス基板を製造する方法であって、基
板上に分離層を形成する工程と、前記分離層上に前記薄
膜トランジスタを形成する工程と、前記薄膜トランジス
タおよび前記分離層の上に絶縁膜を形成する工程と、前
記画素電極を形成するべき領域における前記絶縁膜の少
なくとも一部を選択的に除去する工程と、前記絶縁膜の
少なくとも一部が除去された領域において画素電極を形
成する工程と、前記薄膜トランジスタを、接着層を介し
て転写体に接合する工程と、前記基板を前記分離層から
離脱させる工程と、を具備し、これにより、前記転写体
を新たな基板とするアクティブマトリクス基板を製造す
ることを特徴とする。
造方法は、本願出願人が開発したデバイス転写技術を用
いて、所定の基板上に形成した薄膜トランジスタや画素
電極を所望の転写体に転写して製造される。
は、通常のデバイスとは上下が逆になっているため、結
果的に転写されたデバイスでは、転写前の状態における
層間絶縁膜等の絶縁体層が画素電極上を覆うことにな
る。
分での電圧損失が大きく、液晶への充分な電圧印加がで
きない。
の基板上に薄膜トランジスタならびに画素電極を形成す
るに際し、画素電極を形成する前に、後の工程で問題と
なる層間絶縁膜等の絶縁体層の少なくとも一部を、あら
かじめ除去しておくものである。この場合、絶縁体層の
全部を除去しておくのが望ましい。しかしながら、除去
されずに残った絶縁膜の厚みが薄い場合等には液晶への
電圧印加が問題とならないので、絶縁体層の少なくとも
一部の除去としてもよい。
した後、転写元基板を離脱させると、画素電極の一部
が、少なくともデバイスの表面の近傍にあらわれること
になる。したがって、この部分から液晶層に充分に電圧
を印加することが可能となる。
における工程)で、画素電極上に残存している絶縁膜の
除去を別途行うこともできる。
信号線とに接続された薄膜トランジスタ(TFT)と、
その薄膜トランジスタの一端に接続された画素電極とを
含んで画素部が構成されるアクティブマトリクス基板を
製造する方法であって、基板上に分離層を形成する工程
と、前記分離層上に、所定の中間層を形成する工程と、
前記中間層上に前記薄膜トランジスタを形成する工程
と、前記薄膜トランジスタおよび前記中間層の上に絶縁
膜を形成する工程と、前記画素電極を形成するべき領域
において、少なくとも前記絶縁膜の一部を選択的に除去
する工程と、前記絶縁膜の少なくとも一部が選択的に除
去された領域に前記画素電極を形成する工程と、前記薄
膜トランジスタを、接着層を介して転写体に接合する工
程と、前記基板を前記分離層から離脱させる工程と、を
具備し、これにより、前記転写体を新たな基板とするア
クティブマトリクス基板を製造することを特徴とする。
異なる点は、「中間層の形成工程を設けたこと」であ
る。
の単層膜や、絶縁体と金属等を積層してなる多層膜によ
り構成することができる。この中間層は、分離層との分
離を容易としたり、分離層除去の際の汚染からトランジ
スタを保護したり、トランジスタの絶縁性を確保した
り、レーザー光がトランジスタに照射されるのを抑制す
るなどの働きをするものである。
タならびに画素電極を形成するに際し、画素電極を形成
する前に、後の工程で問題となる、層間絶縁膜等の絶縁
膜の少なくとも一部を除去する。この場合、絶縁膜の全
部およびその下側の中間層も同時に除去しておくこと
が、液晶に印加する電圧の損失を防ぐ観点から望まし
い。但し、除去されずに残った絶縁膜の厚みが薄い場合
等には、画素電極から液晶への充分な電圧印加が可能で
ある。よって、少なくとも絶縁膜の一部を除去してもよ
い。
体に転写した後、転写元基板を離脱させると、画素電極
の一部が、少なくともデバイスの表面近傍にあらわれ
る。したがって、この部分から液晶層に充分に電圧を印
加することが可能となる。
における工程)で、画素電極上に残存している絶縁膜の
除去を別途行うこともできる。
2において、前記絶縁膜の少なくとも一部の選択的除去
は、前記薄膜トランジスタに前記画素電極を電気的に接
続するためのコンタクトホールの形成工程を兼用して行
われることを特徴とする。
を防止できる。
3において、前記コンタクトホールは、前記画素電極
を、前記薄膜トランジスタを構成する不純物層に直接に
接続するために使用されることを特徴とする。
端(ソース層,ドレイン層)に直接に接続する構造の場
合、その接続のためのコンタクトホール形成時に、上述
の層間絶縁膜等の絶縁膜の除去も行うものである。
3において、前記コンタクトホールは、前記画素電極
を、前記薄膜トランジスタを構成する不純物層に接続さ
れている電極に接続するために使用されることを特徴と
する。つまり、画素電極を薄膜トランジスタの一端(ソ
ース層,ドレイン層)に金属等からなる電極を介して接
続する構造の場合(画素電極がトランジスタの電極より
も上層にあたる場合)、その接続のためのコンタクトホ
ール形成時に、上述の層間絶縁膜等の絶縁膜の除去も行
うものである。
1〜請求項5のいずれかにおいて、前記画素電極を形成
する工程の後に、さらに、カラーフィルタまたは遮光膜
の少なくとも一方を形成する工程を具備することを特徴
とする。
電極上にカラーフィルタや遮光膜を形成すると、これら
が液晶層に対する画素電極からの電圧印加を妨げること
になるので、このような構造は採用できない。
下が逆転するために、画素電極からの液晶層への電圧印
加領域は、従来とは反対の側(つまり、薄膜トランジス
タ側)に形成されることになる。よって、あらかじめ、
転写元の基板において、カラーフィルタや遮光膜を形成
しておいても何ら不都合が生じない。この場合、対向基
板には共通電極のみを形成すればよく、また、従来、対
向基板上に形成されていたカラーフィルタや遮光膜を画
素電極に厳格に位置合わせする必要もなくなり、液晶表
示装置の組立が容易となる。
1〜請求項6のいずれかにおいて、前記絶縁膜の少なく
とも一部を選択的に除去する際に、外部接続端子が設け
られるべき領域においても、前記絶縁膜の少なくとも一
部を選択的に除去することを特徴とする。
接続端子(例えば、液晶駆動用のICを接続するための
端子)が必要な場合、この端子も少なくともデバイスの
表面近傍に位置していなければならない。
域においても、上述の層間絶縁膜等の絶縁膜の除去を行
うものである。なお、この場合は、下地絶縁膜(中間
層)は、同一工程または別工程で除去されなければなら
ない。
7において、絶縁膜の少なくとも一部が選択的に除去さ
れた前記外部接続端子が設けられるべき領域において、
前記画素電極と同一の材料からなる導電層または前記薄
膜トランジスタを構成する不純物層に接続されている電
極と同一の材料からなる導電層を形成することを特徴と
する。
である。
クス状に配置された走査線と信号線とに接続された薄膜
トランジスタ(TFT)と、その薄膜トランジスタの一
端に接続された画素電極とを含んで画素部が構成される
アクティブマトリクス基板を製造する方法であって、透
光性の基板上に分離層を形成する工程と、前記分離層
上、または前記分離層上に形成された所定の中間層上に
前記薄膜トランジスタを形成する工程と、前記薄膜トラ
ンジスタ上に絶縁膜を形成する工程と、透明な導電性材
料からなる前記画素電極を、前記絶縁膜上に形成する工
程と、前記薄膜トランジスタと重なりを有し、かつ前記
画素電極の少なくとも一部とは重なりを有しない形態で
遮光層を形成する工程と、前記薄膜トランジスタおよび
前記遮光層を、透光性の接着層を介して透光性の転写体
に接合する工程と、前記透光性の基板を前記分離層から
離脱させる工程と、前記透光性の基板が離脱した面上あ
るいは残存している前記分離層の除去後に現れる層の表
面上にフォトレジストを形成する工程と、前記転写体側
から光を照射し、前記遮光層をマスクとして用いて前記
フォトレジストの所定の部分のみを露光し、現像するこ
とにより所望のフォトレジストマスクを形成する工程
と、前記フォトレジストマスクを用いて、前記中間層な
らびに前記絶縁膜の少なくとも一部、または前記絶縁膜
の少なくとも一部を選択的に除去する工程と、前記フォ
トレジストマスクを除去する工程と、を有し、これによ
り、前記転写体を新たな基板とするアクティブマトリク
ス基板を製造することを特徴とする。
じめ画素電極下の絶縁体層の少なくとも一部を除去して
いたが、本請求項では、転写後に、遮光膜を用いてセル
フアラインで画素電極下の絶縁体層の少なくとも一部を
除去する。
おき、この遮光層が画素電極の周囲に形成されることを
利用し、転写後にこの遮光層を露光マスクとして用いて
所望のレジストパターンを形成し、そのレジストパター
ンをエッチングマスクとして用いて画素電極下の絶縁膜
の少なくとも一部を除去するものである。
トリクス状に配置された走査線と信号線とに接続された
薄膜トランジスタ(TFT)と、その薄膜トランジスタ
の一端に接続された画素電極とを含んで画素部が構成さ
れるアクティブマトリクス基板を製造する方法であっ
て、基板上に分離層を形成する工程と、前記分離層上、
または前記分離層上に形成された所定の中間層上に画素
電極を形成する工程と、前記画素電極上に絶縁膜を形成
し、その絶縁膜上に薄膜トランジスタを形成し、その薄
膜トランジスタの所定箇所を前記画素電極に接続する工
程と、前記薄膜トランジスタを、接着層を介して転写体
に接合する工程と、前記基板を前記分離層から離脱させ
る工程と、を具備し、これにより、前記転写体を新たな
基板とするアクティブマトリクス基板を製造することを
特徴とする。
トランジスタを形成する場合、画素電極を先に形成して
おく。転写後に転写元基板を離脱させると、自動的に画
素電極の表面が露出するか、あるいは画素電極が少なく
ともデバイスの表面に位置することになる。
請求項10において、外部接続端子を形成すべき位置に
おける前記分離層上または前記中間層上に導電性材料層
を形成することを特徴とする。
る場合、画素電極と同様に、外部接続端子となる導電性
材料層も先に形成しておくものである。転写後に転写元
基板を離脱させると、画素電極と同様に導電性材料層の
表面も自動的に露出するか、あるいは中間層を残して導
電性材料層が表面近傍に位置することになる。後者の場
合、同一の工程、あるいは別工程で中間層を除去すれば
導電性材料層の表面が露出する。表面が露出した導電性
材料層が外部接続端子となる。
〜請求項11のいずれかにおいて、前記基板の離脱後
に、前記転写体側に残存している前記分離層を除去する
工程をさらに有することを特徴とする。
要となることが多く、この場合には転写元基板の除去後
に分離層も除去することが好ましい。
求項1〜請求項12のいずれかに記載のアクティブマト
リクス基板の製造方法により製造されたアクティブマト
リクス基板である。
を選択できるため、従来にない新規なアクティブマトリ
クス基板を実現することもできる。
求項1〜請求項12のいずれかに記載のアクティブマト
リクス基板の製造方法により製造されたアクティブマト
リクス基板を用いて構成された液晶表示装置である。
やかに曲がる性質をもったアクティブマトリクス型の液
晶表示装置も実現可能である。
た「デバイス転写技術」を用いてアクティブマトリクス
基板を作成する。そこで、まず、「デバイス転写技術」
の内容を説明する。
デバイス転写技術の内容を説明するための図である。
に分離層120を形成する。
いて説明する。
140の成膜プロセスに耐え得る材質であれば特に制限
はないが、以下のような特性を有することとが好まし
い。
により結合力が減少または消滅するものである場合に
は、基板100は分離層120に向けて光が透過し得る
透光性を有するものであるのが好ましい。
のが好ましく、50%以上であるのがより好ましい。こ
の透過率が低過ぎると、光の減衰(ロス)が大きくな
り、分離層120を剥離するのにより大きな光量を必要
とする。
構成されているのが好ましく、特に、耐熱性に優れた材
料で構成されているのが好ましい。その理由は、例えば
後述する被転写層140や中間層142を形成する際
に、その種類や形成方法によってはプロセス温度が高く
なる(例えば350〜1000℃程度)ことがあるが、
その場合でも、基板100が耐熱性に優れていれば、基
板100上への被転写層140等の形成に際し、その温
度条件等の成膜条件の設定の幅が広がるからである。
形成の際の最高温度をTmaxとしたとき、歪点がTmax以
上の材料で構成されているのものが好ましい。具体的に
は、基板100の構成材料は、歪点が350℃以上のも
のが好ましく、500℃以上のものがより好ましい。こ
のようなものとしては、例えば、石英ガラス、コーニン
グ7059、日本電気ガラスOA−2等の耐熱性ガラス
が挙げられる。
ないが、通常は、0.1〜5.0mm程度であるのが好ま
しく、0.5〜1.5mm程度であるのがより好ましい。
基板100の厚さが薄すぎると強度の低下を招き、厚す
ぎると、基板100の透過率が低い場合に、光の減衰を
生じ易くなる。なお、基板100の光の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。なお、光を均一に照射できるように、基板10
0の厚さは、均一であるのが好ましい。
用(薬液との化学反応など)あるいは機械的作用(引っ
張り力、振動など)のいずれか一つあるいは複数の作用
を受けることで、その結合力が減少されあるいは消滅さ
れ、それによりこの分離層120を介して基板100の
分離を促すものである。
れる光を吸収し、その層内および/または界面において
剥離(以下、「層内剥離」、「界面剥離」と言う)を生
じるような性質を有するものを挙げることができる。好
ましくは、光の照射により、分離層120を構成する物
質の原子間または分子間の結合力が消失または減少する
こと、すなわち、アブレーションが生じて層内剥離およ
び/または界面剥離に至るものがよい。
ら気体が放出され、分離効果が発現される場合もある。
すなわち、分離層120に含有されていた成分が気体と
なって放出される場合と、分離層120が光を吸収して
一瞬気体になり、その蒸気が放出され、分離に寄与する
場合とがある。このような分離層120の組成として
は、例えば、次のA〜Eに記載されるものが挙げられ
る。
れていてもよい。この場合、Hの含有量は、2原子%以
上程度であるのが好ましく、2〜20原子%程度である
のがより好ましい。このように、水素(H)が所定量含
有されていると、光の照射によって水素が放出され、分
離層120に内圧が発生し、それが上下の薄膜を剥離す
る力となる。アモルファスシリコン中の水素(H)の含
有量は、成膜条件、例えばCVDにおけるガス組成、ガ
ス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パ
ワー等の条件を適宜設定することにより調整することが
できる。
タンまたはチタン酸化合物、酸化ジルコニウムまたはジ
ルコン酸化合物、酸化ランタンまたはランタン酸化化合
物等の各種酸化物セラミックス、透電体(強誘電体)あ
るいは半導体 酸化ケイ素としては、SiO、SiO2、Si3O2が挙
げられ、ケイ酸化合物としては、例えばK2SiO3、L
i2SiO3、CaSiO3、ZrSiO4、Na2SiO3
が挙げられる。
Ti02が挙げられ、チタン酸化合物としては、例え
ば、BaTi04、BaTiO3、Ba2Ti9O20、Ba
Ti5O11、CaTiO3、SrTiO3、PbTiO3、
MgTiO3、ZrTiO2、SnTiO4、Al2TiO
5、FeTiO3が挙げられる。
げられ、ジルコン酸化合物としては、例えばBaZrO
3、ZrSiO4、PbZrO3、MgZrO3、K2Zr
O3が挙げられる。
ZT等のセラミックスあるいは誘電体(強誘電体) D.窒化珪素、窒化アルミ、窒化チタン等の窒化物セラ
ミックス E.有機高分子材料 有機高分子材料としては、−CH−、−CO−(ケト
ン)、−CONH−(アミド)、−NH−(イミド)、
−COO−(エステル)、−N=N−(アゾ)、ーCH
=N−(シフ)等の結合(光の照射によりこれらの結合
が切断される)を有するもの、特に、これらの結合を多
く有するものであればいかなるものでもよい。また、有
機高分子材料は、構成式中に芳香族炭化水素(1または
2以上のベンゼン環またはその縮合環)を有するもので
あってもよい。
は、ポリエチレン,ポリプロピレンのようなポリオレフ
ィン,ポリイミド,ポリアミド,ポリエステル,ポリメ
チルメタクリレート(PMMA),ポリフェニレンサル
ファイド(PPS),ポリエーテルスルホン(PE
S),エポキシ樹脂等があげられる。
n,Sn,Y,La,Ce,Nd,Pr,Gd,Smま
たはこれらのうちの少なくとも1種を含む合金が挙げら
れる。
分離層120の組成、層構成、形成方法等の諸条件によ
り異なるが、通常は、1nm〜20μm程度であるのが
好ましく、10nm〜2μm程度であるのがより好まし
く、40nm〜1μm程度であるのがさらに好ましい。
分離層120の膜厚が小さすぎると、成膜の均一性が損
なわれ、剥離にムラが生じることがあり、また、膜厚が
厚すぎると、分離層120の良好な剥離性を確保するた
めに、光のパワー(光量)を大きくする必要があるとと
もに、後に分離層120を除去する際に、その作業に時
間がかかる。なお、分離層120の膜厚は、できるだけ
均一であるのが好ましい。
膜組成や膜厚等の諸条件に応じて適宜選択される。たと
えば、CVD(MOCVD、低圧CVD、ECR−CV
Dを含む)、蒸着、分子線蒸着(MB)、スパッタリン
グ、イオンプレーティング、PVD等の各種気相成膜
法、電気メッキ、浸漬メッキ(ディッピング)、無電解
メッキ等の各種メッキ法、ラングミュア・プロジェット
(LB)法、スピンコート、スプレーコート、ロールコ
ート等の塗布法、各種印刷法、転写法、インクジェット
法、粉末ジェット法等が挙げられ、これらのうちの2以
上を組み合わせて形成することもできる。
スシリコン(a−Si)の場合には、CVD、特に低圧
CVDやプラズマCVDにより成膜するのが好ましい。
セラミックスで構成する場合や、有機高分子材料で構成
する場合には、塗布法、特に、スピンコートにより成膜
するのが好ましい。
えば高融点金属、モリブデン、タングステン、チタン、
タンタルなどを挙げることができる。たとえばモリブデ
ン、タングステンは、硫酸と過酸化水素との混合液など
の薬液を用いることで、その結合力が低減あるいは消滅
し、基板100の除去を実現できる。
0を光吸収層にて形成したものとする。
120上に、被転写層(薄膜デバイス層)140を形成
する。
において1点線鎖線で囲んで示される部分)の拡大断面
図を、図2の右側に示す。図示されるように、薄膜デバ
イス層140は、例えば、SiO2膜(中間層)142
上に形成されたTFT(薄膜トランジスタ)を含んで構
成され、このTFTは、ポリシリコン層にn型不純物を
導入して形成されたソース,ドレイン層146と、チャ
ネル層144と、ゲート絶縁膜148と、ポリシリコン
ゲート150と、保護膜154と、例えばアルミニュウ
ムからなる電極152とを具備する。
設けられる中間層としてSi02膜を使用しているが、
その他の絶縁膜を使用することもできる。Si02膜
(中間層)の厚みは、その形成目的や発揮し得る機能の
程度に応じて適宜決定されるが、通常は、10nm〜5μ
m程度であるのが好ましく、40nm〜1μm程度であるの
がより好ましい。中間層は、種々の目的で形成され、例
えば、被転写層140を物理的または化学的に保護する
保護層,絶縁層,導電層,レーザー光の遮光層,マイグ
レーション防止用のバリア層,反射層としての機能の内
の少なくとも1つを発揮するものが挙げられる。
間層を形成せず、分離層120上に直接被転写層(薄膜
デバイス層)140を形成してもよい。中間層を設けな
くてもよい場合としては、例えば、被転写層におけるT
FTがボトムゲート構造のトランジスタであって、転写
後にボトムゲートが表面に露出しても汚染が問題となら
ない場合があげられる。
2の右側に示されるようなTFT等の薄膜素子を含む層
である。薄膜素子としては、TFTの他に、例えば、薄
膜ダイオードやその他の薄膜半導体デバイス、電極
(例:ITO、メサ膜のような透明電極)、スイッチン
グ素子、メモリー、圧電素子等のアクチュエータ、マイ
クロミラー(ピエゾ薄膜セラミックス)、磁気記録薄膜
ヘッド、コイル、インダクター、薄膜高透磁材料および
それらを組み合わせたマイクロ磁気デバイス、フィルタ
ー、反射膜、ダイクロイックミラー等がある。
その形成方法との関係で、通常、比較的高いプロセス温
度を経て形成される。したがって、この場合、前述した
ように、基板100としては、そのプロセス温度に耐え
得る信頼性の高いものが必要となる。
バイス層140を、接着層160を介して転写体180
に接合(接着)する。
としては、反応硬化型接着剤、熱硬化型接着剤、紫外線
硬化型接着剤等の光硬化型接着剤、嫌気硬化型接着剤等
の各種硬化型接着剤が挙げられる。接着剤の組成として
は、例えば、エポキシ系、アクリレート系、シリコーン
系等、いかなるものでもよい。このような接着層160
の形成は、例えば、塗布法によりなされる。
転写層(薄膜デバイス層)140上に硬化型接着剤を塗
布し、その上に転写体180を接合した後、硬化型接着
剤の特性に応じた硬化方法により前記硬化型接着剤を硬
化させて、被転写層(薄膜デバイス層)140と転写体
180とを接着し、固定する。
着層160を形成し、その上に被転写層(薄膜デバイス
層)140を接着してもよい。なお、例えば転写体18
0自体が接着機能を有する場合等には、接着層160の
形成を省略してもよい。
が、基板(板材)、特に透明基板が挙げられる。なお、
このような基板は平板であっても、湾曲板であってもよ
い。また、転写体180は、前記基板100に比べ、耐
熱性、耐食性等の特性が劣るものであってもよい。その
理由は、本発明では、基板100側に被転写層(薄膜デ
バイス層)140を形成し、その後、被転写層(薄膜デ
バイス層)140を転写体180に転写するため、転写
体180に要求される特性、特に耐熱性は、被転写層
(薄膜デバイス層)140の形成の際の温度条件等に依
存しないからである。
最高温度をTmaxとしたとき、転写体0の構成材料とし
て、ガラス転移点(Tg)または軟化点がTmax以下の
ものを用いることができる。例えば、転写体180は、
ガラス転移点(Tg)または軟化点が好ましくは800
℃以下、より好ましくは500℃以下、さらに好ましく
は320℃以下の材料で構成することができる。
は、ある程度の剛性(強度)を有するものが好ましい
が、可撓性、弾性を有するものであってもよい。
は、各種合成樹脂または各種ガラス材が挙げられ、特
に、各種合成樹脂や通常の(低融点の)安価なガラス材
が好ましい。
性樹脂のいずれでもよく、例えば、ポリエチレン、ポロ
プロピレン、エチレン−プレピレン共重合体、エチレン
−酢酸ビニル共重合体(EVA)等のポリオレフィン、
環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビ
ニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミ
ド、ポリイミド、ポリアミドイミド、ポリカーボネー
ト、ポリ−(4−メチルベンテン−1)、アイオノマ
ー、アクリル系樹脂、ポリメチルメタクリレート、アク
リル−スチレン共重合体(AS樹脂)、ブタジエン−ス
チレン共重合体、ポリオ共重合体(EVOH)、ポリエ
チレンテレフタレート(PET)、ポリプチレンテレフ
タレート(PBT)、プリシクロヘキサンテレフタレー
ト(PCT)等のポリエステル、ポリエーテル、ポリエ
ーテルケトン(PEK)、ポリエーテルエーテルケトン
(PEEK)、ポリエーテルイミド、ポリアセタール
(POM)、ポリフェニレンオキシド、変性ポリフェニ
レンオキシド、ポリアリレート、芳香族ポリエステル
(液晶ポリマー)、ポリテトラフルオロエチレン、ポリ
フッ化ビニリデン、その他フッ素系樹脂、スチレン系、
ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン
系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可
塑性エラストマー、エボキシ樹脂、フェノール樹脂、ユ
リア樹脂、メラミン樹脂、不飽和ポリエステル、シリコ
ーン樹脂、ポリウレタン等、またはこれらを主とする共
重合体、ブレンド体、ポリマーアロイ等が挙げられ、こ
れらのうちの1種または2種以上を組み合わせて(例え
ば2層以上の積層体として)用いることができる。
(石英ガラス)、ケイ酸アルカリガラス、ソーダ石灰ガ
ラス、カリ石灰ガラス、鉛(アルカリ)ガラス、バリウ
ムガラス、ホウケイ酸ガラス等が挙げられる。このう
ち、ケイ酸ガラス以外のものは、ケイ酸ガラスに比べて
融点が低く、また、成形、加工も比較的容易であり、し
かも安価であり、好ましい。
ものを用いる場合には、大型の転写体180を一体的に
成形することができるとともに、湾曲面や凹凸を有する
もの等の複雑な形状であっても容易に製造することがで
き、また、材料コスト、製造コストも安価であるという
種々の利点が享受できる。したがって、合成樹脂の使用
は、大型で安価なデバイス(例えば、液晶ディスプレ
イ)を製造する上で有利である。
のように、それ自体独立したデバイスを構成するもの
や、例えばカラーフィルター、電極層、誘電体層、絶縁
層、半導体素子のように、デバイスの一部を構成するも
のであってもよい。
クス、石材、木材紙等の物質であってもよいし、ある品
物を構成する任意の面上(時計の面上、エアコンの表面
上、プリント基板の上等)、さらには壁、柱、天井、窓
ガラス等の構造物の表面上であってもよい。
少または消滅させた後に基板100を離脱させ、転写体
180に転写された薄膜ディバイス層140を得る(図
4〜図6参照)。
に示すように、基板100の裏面側から光を照射する。
層120に照射される。これにより、分離層120に層
内剥離および/または界面剥離が生じ、結合力が減少ま
たは消滅する。
面剥離が生じる原理は、分離層120の構成材料にアブ
レーションが生じること、また、分離層120に含まれ
ているガスの放出、さらには照射直後に生じる溶融、蒸
散等の相変化によるものであることが推定される。
収した固定材料(分離層120の構成材料)が光化学的
または熱的に励起され、その表面や内部の原子または分
子の結合が切断されて放出することをいい、主に、分離
層120の構成材料の全部または一部が溶融、蒸散(気
化)等の相変化を生じる現象として現れる。また、前記
相変化によって微小な発砲状態となり、結合力が低下す
ることもある。
剥離を生じるか、またはその両方であるかは、分離層1
20の組成や、その他種々の要因に左右され、その要因
の1つとして、照射される光の種類、波長、強度、到達
深さ等の条件が挙げられる。
剥離および/または界面剥離を起こさせるものであれば
いかなるものでもよく、例えば、X線、紫外線、可視
光、赤外線(熱線)、レーザ光、ミリ波、マイクロ波、
電子線、放射線(α線、β線、γ線)等が挙げられる。
そのなかでも、分離層120の剥離(アブレーション)
を生じさせ易いという点で、レーザ光が好ましい。
ては、各種気体レーザ、固体レーザ(半導体レーザ)等
が挙げられるが、エキシマレーザ、Nd−YAGレー
ザ、Arレーザ、CO2レーザ、COレーザ、He−N
eレーザ等が好適に用いられ、その中でもエキシマレー
ザが特に好ましい。
ーを出力するため、極めて短時間で分離層2にアブレー
ションを生じさせることができ、よって隣接する転写体
180や基板100等に温度上昇をほとんど生じさせる
ことなく、すなわち劣化、損傷を生じさせることなく、
分離層120を剥離することができる。
じさせるに際して、光の波長依存性がある場合、照射さ
れるレーザ光の波長は、100nm〜350nm程度で
あるのが好ましい。
て、本実施の形態にて用いた基板は、200nm以上の
波長に対して透過率が急峻に増大する特性をもつことが
わかった。このような場合には、210nm以上の波長
の光、例えばXe−Clエキシマレーザー光(308n
m)、KrFレーザ光(248nm)などを照射する。
気化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、350から1200
nm程度であるのが好ましい。
度、特に、エキシマレーザの場合のエネルギー密度は、
10〜5000mJ/cm2程度とするのが好ましく、
100〜500mJ/cm2程度とするのがより好まし
い。また、照射時間は、1〜1000nsec程度とす
るのが好ましく、10〜100nsec程度とするのが
より好ましい。エネルギー密度が低いかまたは照射時間
が短いと、十分なアブレーション等が生じず、また、エ
ネルギー密度が高いかまたは照射時間が長いと、分離層
120を透過した照射光により被転写層140に悪影響
を及ぼすおそれがある。
転写層140にまで達して悪影響を及ぼす場合の対策と
しては、分離層(レーザー吸収層)120上にタンタル
(Ta)等の金属膜を形成する方法がある。これによ
り、分離層120を透過したレーザー光は、金属膜の界
面で完全に反射され、それよりの上の薄膜素子に悪影響
を与えない。
が均一となるように照射されるのが好ましい。照射光の
照射方向は、分離層120に対し垂直な方向に限らず、
分離層120に対し所定角度傾斜した方向であってもよ
い。
の照射面積より大きい場合には、分離層120の全領域
に対し、複数回に分けて照射光を照射することもでき
る。また、同一箇所に2回以上照射してもよい。また、
異なる種類、異なる波長(波長域)の照射光(レーザ
光)を同一領域または異なる領域に2回以上照射しても
よい。
を加えて、この基板100を分離層120から離脱させ
る。図5では図示されないが、この離脱後、基板100
上に分離層が付着することもある。
離層120を、例えば洗浄、エッチング、アッシング、
研磨等の方法またはこれらを組み合わせた方法により除
去する。これにより、被転写層(薄膜デバイス層)14
0が、転写体180に転写されたことになる。
部が付着している場合には同様に除去する。なお、基板
100が石英ガラスのような高価な材料、希少な材料で
構成されている場合等には、基板100は、好ましくは
再利用(リサイクル)に供される。すなわち、再利用し
たい基板100に対し、本発明を適用することができ、
有用性が高い。
膜デバイス層)140の転写体180への転写が完了す
る。その後、被転写層(薄膜デバイス層)140に隣接
するSiO2膜の除去や所望の保護膜の形成等を行うこ
ともできる。
膜デバイス層)140自体を直接に剥離するのではな
く、被転写層(薄膜デバイス層)140に接合された分
離層において剥離するため、被剥離物(被転写層14
0)の特性、条件等にかかわらず、容易かつ確実に、し
かも均一に剥離(転写)することができ、剥離操作に伴
う被剥離物(被転写層140)へのダメージもなく、被
転写層140の高い信頼性を維持することができる。
晶表示装置の製造方法の例について説明する。
上述の薄膜デバイスの転写技術を用いて、図7,図8,
図9に示されるような、アクティブマトリクス基板を用
いたアクティブマトリクス型の液晶表示装置を作成する
場合の製造プロセスの例について説明する。
に、アクティブマトリクス型の液晶表示装置は、バック
ライト400,偏光板420,アクティブマトリクス基
板440,液晶460,対向基板480,偏光板500
を具備する。
440と対向基板480にフレキシブル基板を用いる場
合は、照明光源400に代えて反射板を採用した反射型
液晶パネルとして構成すると、可撓性があって衝撃に強
くかつ軽量なアクティブマトリクス型液晶パネルが実現
できる。
クス基板440は、画素部442にTFTを配置し、さ
らに、ドライバ回路(走査線ドライバおよびデータ線ド
ライバ)444を搭載したドライバ内蔵型のアクティブ
マトリクス基板である。
トリクス板440上の画素部442には、ゲートが走査
線S1に接続され、一端がデータ線D1に接続され、他
端が液晶460に接続されたTFT(M1)が設けられ
ている。一方、ドライバー部444も同様に、TFT
(M2)等を含んで構成されている。
の要部の断面図が図9に示されている。
2におけるTFT(M1)は、ソース・ドレイン層11
00a,1100bと、ゲート絶縁膜1200aと、ゲ
ート電極1300aと、絶縁膜1500と、ソース・ド
レイン電極1400a,1400bとを含んで構成され
る。なお、参照番号1700はITO膜あるいは金属膜
からなる画素電極である。ITO膜を用いる場合は透過
型の液晶パネルとなり、金属膜を用いる場合は反射型の
液晶パネルとなる。
晶460に電圧を印加する領域(電圧印加領域)を示
す。なお、図9では図示していないが、液晶460と接
する上下位置には配向膜が形成され、液晶460が封入
される前にラビング処理されている。
イバー部444を構成するTFT(M2)は、ソース,
ドレイン層1100c,1100dと、ゲート絶縁膜1
200bと、ゲート電極1300bと、層間絶縁膜15
00と、ソース・ドレイン電極1400c,1400d
とを含んで構成される。
例えば、対向基板(例えば、ソーダガラス基板)であ
り、参照番号482は共通電極である。
であり、この膜が「中間層」に相当する。また、参照番
号1600は絶縁膜(例えば、CVDSiO2膜)であ
り、参照番号1800は接着層である。また、参照番号
1900は、例えばソーダガラスからなる基板(転写
体)である。
びに下地SiO2膜1000に選択的に凹部(貫通孔)
が設けられ、画素電極1700がその凹部の表面に沿っ
て下側に折れ曲がり、かつその底面部の裏面が露出し
て、液晶460に対する電圧印加領域1702となって
いることである。これにより、画素電極1700と液晶
層460との間に絶縁膜(下地SiO2膜(中間層)1
000,層間絶縁膜1500)の介在がなく、電圧の損
失が防止されている。
液晶の駆動に問題がないのであれば、必ずしも絶縁膜を
全部除去する必要はない。例えば、図9では、領域17
02において下地SiO2膜(中間層)1000が完全
に除去されているが、膜厚が薄くて電圧損失が少ないの
であれば、下地SiO2膜(中間層)1000は除去し
ないで残しても問題はない。
クス基板は、所定の基板上に形成した薄膜トランジスタ
や画素電極を所望の転写体に転写して製造される。この
場合、転写体上に転写されたデバイスは、通常のデバイ
スとは上下が逆になっているため、結果的に転写された
デバイスでは、転写前の状態における層間絶縁膜等の絶
縁体層が画素電極上を覆うことになる。
組み立てると、画素電極と液晶層との間に上述の絶縁体
層が介在することになり、この部分における電圧損失が
無視できない場合がある。
時において、転写元の基板上に薄膜トランジスタならび
に画素電極を形成するに際し、画素電極を形成する前
に、後の工程で問題となる層間絶縁膜等の絶縁体層の少
なくとも一部を、あらかじめ除去しておくという方法を
採用する。これにより、デバイスを転写体に転写した
後、転写元基板を離脱させると、画素電極の一部が表面
あるいは表面近傍にあらわれる。この部分から液晶層に
電圧を印加することが可能となる。よって、上述の不都
合(電圧損失)が生じない。
て、画素電極上に不要な絶縁膜が残存している場合で
も、別工程でその残存している絶縁膜を除去してしまえ
ば問題はなくなる。
リクス基板を用いて製造されたのが、図9の液晶表示装
置である。
9の液晶表示装置の要部の製造プロセスについて、図1
0〜図14を参照して説明する。
を経て、図10のようなTFT(M1,M2)を、信頼
性が高くかつレーザー光を透過する基板(例えば、石英
基板)3000上に形成し、絶縁膜1600を構成す
る。なお、図10において、参照番号3100は分離層
(レーザー吸収層)であり、例えば、アモルファスシリ
コンにより構成される。また、参照番号1400a,1
400bは、画素部のTFTを構成するn+層1100
a,1100bに接続される、例えばアルミニュウムか
らなる電極(トランジスタ電極)である。
は共にn型のMOSFETとしている。但し、これに限
定されるものではなく、p型のMOSFETや、CMO
S構造としてもよい。
0を選択的にエッチングしてコンタクトホール(開口
部)1620を形成すると共に、絶縁膜1600および
下地SiO2膜1000を選択的にエッチングして開口
部(貫通孔)1610を設ける。
0)は共通のエッチング工程を用いて同時に形成され
る。つまり、画素電極をTFTに接続するためのコンタ
クトホール1620を形成する際に、絶縁膜1600お
よび下地SiO2膜(中間層)1000も選択的に除去
する。したがって、開口部1610を形成するための特
別な工程が不要であり、よって、製造工程の増加が防止
される。
する際に、絶縁膜1600および下地SiO2膜(中間
層)1000を全部除去しているが、液晶への充分な電
圧印加が可能であれば、それらの膜は残存してもよい。
例えば、下地SiO2膜(中間層)1000は残しても
よい。
縁膜1600および下地SiO2膜(中間層)1000
を全部除去する場合でも、本工程で一度に除去するので
はなく、本工程ではそれらの膜の一部を除去しておき、
後の工程(例えば、薄膜トランジスタ転写後の工程)に
おいて、画素電極上に残存している膜を除去して画素電
極の表面を露出させるという方法を採用してもよい。
なる画素電極1700を形成する。
0を介して基板1900(転写体)を接合(接着)す
る。次に、同じく図13に示すように、基板3000の
裏面からエキシマレーザー光を照射し、この後、基板3
000を引き剥がす。
を除去する。これにより、図14に示すようなアクティ
ブマトリクス基板が完成する。画素電極1700の底面
(参照番号1702の領域)は露出しており、液晶への
充分な電圧印加が可能となっている。
ィブマトリク基板440とを封止材で封止し、両基板の
間に液晶を封入して、図9に示すような液晶表示装置が
完成する。
構成するn+層1100a,1100bに接続されるト
ランジスタ電極層1400a,1400bと、画素電極
1700とが異なる層に属するデバイス構造(画素電極
が上層,トランジスタ電極が下層)を基に説明したが、
これに限定されるものではなく、図15〜図17に示さ
れるように、画素電極とトランジスタ電極とが同層の場
合でも、上述の製造方法を同様に適用可能である。
極コンタクト1622,1630を形成する際に、開口
部1612も併せて形成する。これにより、開口部16
12を形成するための特別な工程が不要である。
する際に、層間絶縁膜1500および下地SiO2膜
(中間層)1000を全部除去しているが、液晶への充
分な電圧印加が可能であれば、それらの膜は残存しても
よい。例えば、下地SiO2膜(中間層)1000は残
してもよい。
間絶縁膜1500および下地SiO2膜(中間層)10
00を全部除去する場合でも、本工程で一度に除去する
のではなく、本工程ではそれらの膜の一部を除去してお
き、後の工程(例えば、薄膜トランジスタ転写後の工
程)において、画素電極上に残存している膜を除去して
画素電極の表面を露出させるという方法を採用してもよ
い。
ム電極1402と、画素電極(ITO)1702とを形
成する。
接着層1800を介して転写体1900に薄膜トランジ
スタおよび画素電極を接合し、光照射後、基板3000
を離脱させることにより、図17に示すような、アクテ
ィブマトリクス基板が完成する。
本発明の第2の実施の形態に係るデバイスの断面図が示
すされる。
属からなる画素電極を形成する工程の後に、さらに、カ
ラーフィルタおよび遮光膜(例えば、ブラックマトリク
ス)を形成する工程を追加して、カラーフィルタおよび
遮光膜(例えば、ブラックマトリクス)つきのアクティ
ブマトリクス基板を形成することである。
採用した場合について説明する。
電極上にカラーフィルタやブラックマトリクスを形成す
ると、これらが液晶層と画素電極とを遠ざけることにな
るので、このような構造は採用できない。
常のデバイスとは上下が逆転するために、画素電極と液
晶層との接触領域は、従来とは反対の側(つまり、TF
T側)に形成されることになる。
て、カラーフィルタやブラックマトリクスを形成してお
いても何ら不都合が生じない。この場合、対向基板には
共通電極のみを形成すればよく、また、従来対向基板側
に形成されていたカラーフィルタやブラックマトリクス
を画素電極に厳格に位置合わせする必要もなくなり、液
晶表示装置の組立が容易となるという特別な効果も得ら
れる。
70は、顔料分散法や染色法や電着法などにより、画素
電極1700の要部を覆うように形成され、かつ、遮光
用のブラックマトリクス1750がTFTを覆うように
形成されている。
00を介して転写体1900にデバイスを接合し、その
後、基板3000を離脱させることにより、カラーフィ
ルタおよびブラックマトリクスを具備するアクティブマ
トリクス基板が完成する。
板を用いて液晶表示装置を形成する場合、対向基板との
厳格な位置合わせが不要となり、組立が容易となる。
第3の実施の形態にかかる液晶表示装置の要部断面が示
されている。
ーIC4200を接続するための端子(外部接続端子)
1404(ITOあるいは金属からなる)が、画素電極
と同様の製造工程を経てアクティブマトリクス基板に形
成されていることである。
て、外部接続端子(例えば、液晶駆動用のICを接続す
るための端子)が必要な場合、この端子も表面に露出し
ていなければならない。
域においても、上述の「下地絶縁膜(中間層)や層間絶
縁膜等の絶縁体層の除去」を行うものである。
同一の工程のみで、外部接続端子1404の表面を露出
させる必要は必ずしもなく、別のエッチング工程を付加
し、その工程にて外部接続端子1404の表面に残存し
ている膜を除去して表面を露出させるようにしてもよ
い。
C4200のリード4100が接続される領域(ボンデ
ィングパッド)である。
IC4200は、パッドP1を介してデータ線D1に接
続されている。
キャリアパッケージ(TCP)型のICであり、一方の
リード4100は異方性導電膜(導電異方性接着剤)4
000を介してパッドP1(外部接続端子1404)に
接続され、他方のリード4104は、半田4004を介
してプリント基板4300に接続されている。
(シール材)であり、参照番号4102はテープキャリ
アであり、参照番号4002は導電性フィラーである。
なお、図9と同じ部分には同じ参照番号を付してある。
また、参照符号1010,1012はそれぞれ配向膜で
あり、液晶460が封入される前にラビング処理されて
いる。すなわち、液晶表示装置を組み立てるには、ラビ
ング処理された配向膜1010を有するアクティブマト
リクス基板と、配向膜1012を有する対向基板480
とを所定のギャップを有するように対向させ、その後液
晶460が封入される。
示されるアクティブマトリクス基板の製造プロセスを説
明する。なお、本製造プロセスは図10〜図14の製造
プロセスと共通するため、同じ部分には同じ参照番号を
付してある。
1),データ線D1,走査線S1(不図示)を基板30
00上に形成する。図22において、左側が画素部であ
り、右端が、外部接続端子が形成される端子部である。
ール1620および1630の形成と同時に、開口部1
610,1640を形成する。これにより、開口部16
10,1640の底面部においては分離層3100の表
面が露出する。開口部1610,1640を形成するた
めの特別な工程は不要である。
する際に、絶縁膜1600,層間絶縁膜1500および
下地SiO2膜(中間層)1000を全部除去している
が、液晶への充分な電圧印加が可能であれば、それらの
膜の一部は残存してもよい。例えば、下地SiO2膜
(中間層)1000は残してもよい。但し、開口部16
40においては、同一工程あるいは別工程のエッチング
によって、絶縁膜1600,層間絶縁膜1500および
下地SiO2膜(中間層)1000を全部除去する必要
がある。
る際に、絶縁膜1600,層間絶縁膜1500および下
地SiO2膜(中間層)1000を全部除去する場合で
も、本工程で一度に除去するのではなく、本工程ではそ
れらの膜の一部を除去しておき、後の工程(例えば、薄
膜トランジスタ転写後の工程)において、画素電極上に
残存している膜を除去して画素電極の表面を露出させる
という方法を採用してもよい。
る画素電極1700と、同じくITOからなる外部接続
端子1404とを同時に形成する。
0を介して転写体1900にデバイスを接合する。
側からレーザー光を照射して分離層3100においてア
ブレーションを生じさせる。
100を完全に除去することにより、図27に示すよう
なアクティブマトリクス基板が形成される。図中、参照
番号1710が液晶に対する電圧印加領域であり、領域
P1がドライバーICとの接続用のパッドである。
構成するn+層1100a,1100bに接続されるト
ランジスタ電極層1400a,1400bと、画素電極
1700および外部接続端子1404とが異なる層に属
するデバイス構造(画素電極および外部接続端子が上
層,トランジスタ電極が下層)を基に説明したが、これ
に限定されるものではなく、図28〜図30に示される
ように、画素電極および外部接続端子とトランジスタ電
極とが同層の場合でも、上述の製造方法を同様に適用可
能である。
極コンタクト1622,1630を形成する際に、開口
部1612,1642も併せて形成する。これにより、
開口部1612,1642を形成するための特別な工程
が不要である。
ム電極1402と、同じくアルミニュウムからなるデー
タ線D1(および図示しないが走査線S1)と、ITO
からなる画素電極(ITO)1702と、同じくITO
からなる外部接続端子1406とを形成する。
900にデバイスを接合し、光照射後、基板3000を
離脱させることにより、図30に示すような、アクティ
ブマトリクス基板が完成する。
はITOでなくてもよく、アルミニュウム等の金属電極
で形成し、反射型の画素電極とすることもできる。画素
電極を金属電極とした場合には、配線抵抗を小さくでき
る利点がある。このとき、外部接続端子も同一の金属材
料で構成されるため、電気的な特性の点で有利である。
発明の第4の実施の形態にかかるデバイスの断面構造を
示す。
にあらかじめ画素電極下の絶縁体層を除去していたが、
本実施の形態では、転写後に、ブラックマトリクスを用
いてセルフアラインで画素電極下の絶縁体層の少なくと
も一部を除去する。
板上に形成しておき、このブラックマトリクスが画素電
極の周囲に形成されることを利用し、転写後にこのブラ
ックマトリクスを露光マスクとして用いて露光を行い、
現像することにより所望のレジストパターンを形成し、
そのレジストパターンをエッチングマスクとして用いて
画素電極下の絶縁体層を除去するものである。
にTFT(M1)を形成し、続いてTFT(M1)を覆
うように絶縁膜1600を形成し、その絶縁膜1600
にコンタクトホールを開口した後、画素電極(ITO膜
あるいは金属膜)1790を形成する。ここで注目すべ
き点は、図11や図15と異なり、絶縁膜1600に開
口部を形成しないことである。
成する。このブラックマトリクス1750は、図34の
下側に示されるように、画素電極の主要部(液晶への電
圧印加領域)を除いて、その周囲を遮光するべく設けら
れる。
0を介してデバイスを転写体1900に接合し、基板3
00側からレーザー光を照射する。
を離脱させ、残存する分離層3100も除去する。
を離脱させて新たに得られた面上に、フォトレジスト5
000を形成し、続いて、転写体1900側から露光す
る。この場合、ブラックマトリクス1750が露光マス
クの役目を果たし、画素電極が液晶と接触する領域のみ
に、自動的に光が照射される。
ォトレジスト5000をパターニングする。
されたフォトレジスト5000をマスクとして用いて下
地絶縁膜(中間層)1000,ゲート絶縁膜1500,
絶縁膜1600をエッチングし、開口部8002を形成
する。これにより、画素電極1790の表面が露出す
る。
動に支障がなければ、画素電極上には、膜が残存してい
てもよい。また、残存している膜を、別の工程で除去し
て画素電極の表面を露出させるようにしてもよい。
ト5000を除去する。これにより、アクティブマトリ
クス基板が完成する。
用いて、図38に示すような液晶表示装置を製造する。
図38において、図9と同じ部分には同じ参照番号を付
してある。
みを形成したが、フォトレジストの露光条件さえ満たせ
ば、図18,図19の場合と同様に、カラーフィルタを
アクティブマトリクス基板上に形成してもよい。
態と同様に、画素電極のみならず外部接続端子を形成す
ることも可能である。
発明の第5の実施の形態にかかるデバイスの断面構造が
示される。
ランジスタを形成する場合、画素電極を先に形成してお
く。これにより、デバイスの転写後に、転写元基板を離
脱させると、画素電極の表面が自動的に露出することに
なる。
00上にアルミニュウム電極7100およびITOから
なる画素電極7000を形成する。画素電極7000は
アルミニュウム等の金属で形成してもよく、この場合
は、画素電極7000は、アルミニュウム電極7100
と同時に形成することができる。
200、ソース,ドレイン層7300a,7300b、
ゲート絶縁膜7400,ゲート電極7500を形成した
後、接着層7600を介して転写体7700にデバイス
を接合する。次に、基板3000側からレーザー光を照
射する。
を離脱させ、残存する分離層3100を除去する。これ
により、アクティブマトリクス基板が完成する。
用いて、図42に示すような液晶表示装置を製造する。
図42において、図9と同じ部分には同じ参照番号を付
してある。
イバーICのリードであり、参照番号4102はテープ
キャリアであり、参照番号4000は導電異方性接着剤
であり、参照番号4002は導電性フィラーである。
写技術を用いる結果としてデバイスの上下が逆転するこ
とに起因する不都合を効果的に除去できる。よって、薄
膜素子の製造時に使用する基板と、例えば製品の実使用
時に使用する基板(製品の用途からみて好ましい性質を
もった基板)とを、独立に自由に選択することが可能と
なる。例えばフレキシブルなプラスチック基板を用いた
アクティブマトリクス基板も形成可能である。
置のみならずその他の用途にも使用可能である。例え
ば、TFTにより構成された電子回路(コンピュータ
等)を搭載したアクティブマトリクス基板等も形成でき
る。
れるものではなく、種々に変形可能である。例えば、前
掲の各実施の形態においては、薄膜トランジスタ(TF
T)の構造として、チャネルの形成後にゲート電極をチ
ャネルの上方に配置するタイプ(トップゲート型)を例
にとって説明しているが、ゲート電極をチャネル形成の
前に形成するタイプ(ボトムゲート型)のTFTを使用
することもできる。
である。
である。
である。
である。
である。
である。
ある。
る。
ブマトリクス基板の製造方法の第1の工程を示す断面図
である。
ブマトリクス基板の製造方法の第2の工程を示す断面図
である。
ブマトリクス基板の製造方法の第3の工程を示す断面図
である。
ブマトリクス基板の製造方法の第4の工程を示す断面図
である。
ブマトリクス基板の製造方法の第5の工程を示す断面図
である。
アクティブマトリクス基板の製造方法の第1の工程を示
す断面図である。
アクティブマトリクス基板の製造方法の第2の工程を示
す断面図である。
アクティブマトリクス基板の製造方法の第3の工程を示
す断面図である。
ブマトリクス基板の製造方法の第1の工程を示す断面図
である。
ブマトリクス基板の製造方法の第2の工程を示す断面図
である。
装置の要部の構造を示す断面図である。
図である。
ブマトリクス基板の製造方法の第1の工程を示す断面図
である。
ブマトリクス基板の製造方法の第2の工程を示す断面図
である。
ブマトリクス基板の製造方法の第3の工程を示す断面図
である。
ブマトリクス基板の製造方法の第4の工程を示す断面図
である。
ブマトリクス基板の製造方法の第5の工程を示す断面図
である。
ブマトリクス基板の製造方法の第6の工程を示す断面図
である。
アクティブマトリクス基板の製造方法の第1の工程を示
す断面図である。
アクティブマトリクス基板の製造方法の第2の工程を示
す断面図である。
アクティブマトリクス基板の製造方法の第3の工程を示
す断面図である。
ブマトリクス基板の製造方法の第1の工程を示す断面図
である。
ブマトリクス基板の製造方法の第2の工程を示す断面図
である。
ブマトリクス基板の製造方法の第3の工程を示す断面図
である。
ブマトリクス基板の製造方法の第4の工程を示す断面図
である。
ブマトリクス基板の製造方法の第5の工程を示す断面図
である。
ブマトリクス基板の製造方法の第6の工程を示す断面図
である。
ブマトリクス基板の製造方法の第7の工程を示す断面図
である。
装置の断面図である。
ブマトリクス基板の製造方法の第1の工程を示す断面図
である。
ブマトリクス基板の製造方法の第2の工程を示す断面図
である。
ブマトリクス基板の製造方法の第3の工程を示す断面図
である。
装置の断面図である。
Claims (14)
- 【請求項1】 マトリクス状に配置された走査線と信号
線とに接続された薄膜トランジスタ(TFT)と、その
薄膜トランジスタの一端に接続された画素電極とを含ん
で画素部が構成されるアクティブマトリクス基板を製造
する方法であって、 基板上に分離層を形成する工程と、 前記分離層上に前記薄膜トランジスタを形成する工程
と、 前記薄膜トランジスタおよび前記分離層の上に絶縁膜を
形成する工程と、 前記画素電極を形成するべき領域における前記絶縁膜の
少なくとも一部を選択的に除去する工程と、 前記絶縁膜の少なくとも一部が除去された領域において
画素電極を形成する工程と、 前記薄膜トランジスタを、接着層を介して転写体に接合
する工程と、 前記基板を前記分離層から離脱させる工程と、 を具備し、これにより、前記転写体を新たな基板とする
アクティブマトリクス基板を製造することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項2】 マトリクス状に配置された走査線と信号
線とに接続された薄膜トランジスタ(TFT)と、その
薄膜トランジスタの一端に接続された画素電極とを含ん
で画素部が構成されるアクティブマトリクス基板を製造
する方法であって、 基板上に分離層を形成する工程と、 前記分離層上に、所定の中間層を形成する工程と、 前記中間層上に前記薄膜トランジスタを形成する工程
と、 前記薄膜トランジスタおよび前記中間層の上に絶縁膜を
形成する工程と、 前記画素電極を形成するべき領域において、少なくとも
前記絶縁膜の一部を選択的に除去する工程と、 前記絶縁膜の少なくとも一部が選択的に除去された領域
に前記画素電極を形成する工程と、 前記薄膜トランジスタを、接着層を介して転写体に接合
する工程と、 前記基板を前記分離層から離脱させる工程と、 を具備し、これにより、前記転写体を新たな基板とする
アクティブマトリクス基板を製造することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項3】 請求項1または請求項2のいずれかにお
いて、 前記絶縁膜の少なくとも一部の選択的除去は、前記薄膜
トランジスタに前記画素電極を電気的に接続するための
コンタクトホールの形成工程を兼用して行われることを
特徴とするアクティブマトリクス基板の製造方法。 - 【請求項4】 請求項3において、 前記コンタクトホールは、前記画素電極を、前記薄膜ト
ランジスタを構成する不純物層に直接に接続するために
使用されることを特徴とするアクティブマトリクス基板
の製造方法。 - 【請求項5】 請求項3において、 前記コンタクトホールは、前記画素電極を、前記薄膜ト
ランジスタを構成する不純物層に接続されている電極に
接続するために使用されることを特徴とするアクティブ
マトリクス基板の製造方法。 - 【請求項6】 請求項1〜請求項5のいずれかにおい
て、 前記画素電極を形成する工程の後に、さらに、カラーフ
ィルタまたは遮光膜の少なくとも一方を形成する工程を
具備することを特徴とするアクティブマトリクス基板の
製造方法。 - 【請求項7】 請求項1〜請求項6のいずれかにおい
て、 前記絶縁膜の少なくとも一部を選択的に除去する際に、
外部接続端子が設けられるべき領域においても、前記絶
縁膜の少なくとも一部を選択的に除去することを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項8】 請求項7において、 前記絶縁膜の少なくとも一部が選択的に除去された前記
外部接続端子が設けられるべき領域において、前記画素
電極と同一の材料からなる導電層または前記薄膜トラン
ジスタを構成する不純物層に接続されている電極と同一
の材料からなる導電層を形成することを特徴とするアク
ティブマトリクス基板の製造方法。 - 【請求項9】 マトリクス状に配置された走査線と信号
線とに接続された薄膜トランジスタ(TFT)と、その
薄膜トランジスタの一端に接続された画素電極とを含ん
で画素部が構成されるアクティブマトリクス基板を製造
する方法であって、 透光性の基板上に分離層を形成する工程と、 前記分離層上、または前記分離層上に形成された所定の
中間層上に前記薄膜トランジスタを形成する工程と、 前記薄膜トランジスタ上に絶縁膜を形成する工程と、 透明な導電性材料からなる前記画素電極を、前記絶縁膜
上に形成する工程と、 前記薄膜トランジスタと重なりを有し、かつ前記画素電
極の少なくとも一部とは重なりを有しない形態で遮光層
を形成する工程と、 前記薄膜トランジスタおよび前記遮光層を、透光性の接
着層を介して透光性の転写体に接合する工程と、 前記透光性の基板を前記分離層から離脱させる工程と、 前記透光性の基板が離脱した面上あるいは残存している
前記分離層の除去後に現れる層の表面上にフォトレジス
トを形成する工程と、 前記転写体側から光を照射し、前記遮光層をマスクとし
て用いて前記フォトレジストの所定の部分のみを露光
し、現像することにより所望のフォトレジストマスクを
形成する工程と、 前記フォトレジストマスクを用いて、前記中間層ならび
に前記絶縁膜の少なくとも一部、または前記絶縁膜の少
なくとも一部を選択的に除去する工程と、 前記フォトレジストマスクを除去する工程と、 を有し、これにより、前記転写体を新たな基板とするア
クティブマトリクス基板を製造することを特徴とするア
クティブマトリクス基板の製造方法。 - 【請求項10】 マトリクス状に配置された走査線と信
号線とに接続された薄膜トランジスタ(TFT)と、そ
の薄膜トランジスタの一端に接続された画素電極とを含
んで画素部が構成されるアクティブマトリクス基板を製
造する方法であって、 基板上に分離層を形成する工程と、 前記分離層上または前記分離層上に形成された所定の中
間層上に画素電極を形成する工程と、 前記画素電極上に絶縁膜を形成し、その絶縁膜上に薄膜
トランジスタを形成し、その薄膜トランジスタの所定箇
所を前記画素電極に接続する工程と、 前記薄膜トランジスタを、接着層を介して転写体に接合
する工程と、 前記基板を前記分離層から離脱させる工程と、 を具備し、これにより、前記転写体を新たな基板とする
アクティブマトリクス基板を製造することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項11】 請求項10において、 外部接続端子を形成すべき位置における前記分離層また
は前記中間層上に導電性材料層を形成することを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項12】 請求項1〜請求項11のいずれかにお
いて、 前記基板の離脱後に、前記転写体側に残存している前記
分離層を除去する工程をさらに有することを特徴とする
アクティブマトリクス基板の製造方法。 - 【請求項13】 請求項1〜請求項12のいずれかに記
載のアクティブマトリクス基板の製造方法により製造さ
れたアクティブマトリクス基板。 - 【請求項14】 請求項1〜請求項12のいずれかに記
載のアクティブマトリクス基板の製造方法により製造さ
れたアクティブマトリクス基板を用いて構成された液晶
表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33787597A JP3738799B2 (ja) | 1996-11-22 | 1997-11-21 | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32768896 | 1996-11-22 | ||
JP8-327688 | 1996-11-22 | ||
JP33787597A JP3738799B2 (ja) | 1996-11-22 | 1997-11-21 | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003424183A Division JP3738850B2 (ja) | 1996-11-22 | 2003-12-22 | アクティブマトリクス基板および液晶表示装置 |
JP2005255679A Division JP4229107B2 (ja) | 1996-11-22 | 2005-09-02 | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10206896A true JPH10206896A (ja) | 1998-08-07 |
JP3738799B2 JP3738799B2 (ja) | 2006-01-25 |
Family
ID=26572601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33787597A Expired - Fee Related JP3738799B2 (ja) | 1996-11-22 | 1997-11-21 | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3738799B2 (ja) |
Cited By (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001356710A (ja) * | 2000-06-16 | 2001-12-26 | Kyodo Printing Co Ltd | アクティブマトリックス層および転写方法 |
JP2001356370A (ja) * | 2000-06-16 | 2001-12-26 | Kyodo Printing Co Ltd | アクティブマトリックス層および転写方法 |
JP2003031778A (ja) * | 2001-07-13 | 2003-01-31 | Seiko Epson Corp | 薄膜装置の製造方法 |
JP2004072049A (ja) * | 2002-08-09 | 2004-03-04 | Ricoh Co Ltd | 有機tft素子及びその製造方法 |
JP2004221561A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 剥離方法 |
US6814832B2 (en) | 2001-07-24 | 2004-11-09 | Seiko Epson Corporation | Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance |
JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
JP2005079556A (ja) * | 2003-09-03 | 2005-03-24 | Seiko Epson Corp | 転写装置 |
US6887650B2 (en) | 2001-07-24 | 2005-05-03 | Seiko Epson Corporation | Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance |
JP2006237402A (ja) * | 2005-02-25 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
JP2006287068A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 転写用基板、可撓性配線基板の製造方法および電子機器の製造方法 |
WO2009037797A1 (ja) * | 2007-09-20 | 2009-03-26 | Sharp Kabushiki Kaisha | 表示装置の製造方法及び積層構造体 |
JP2009260166A (ja) * | 2008-04-21 | 2009-11-05 | Casio Comput Co Ltd | 薄膜素子およびその製造方法 |
JP2010206040A (ja) * | 2009-03-05 | 2010-09-16 | Casio Computer Co Ltd | 薄膜素子およびその製造方法 |
JP2011211208A (ja) * | 2003-01-15 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US8222666B2 (en) | 2008-12-17 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
JP2012517623A (ja) * | 2009-02-11 | 2012-08-02 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップレット及び光シールドを備えるディスプレイデバイス |
JP2015156220A (ja) * | 2006-03-15 | 2015-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2017183717A (ja) * | 2016-03-24 | 2017-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、および剥離装置 |
KR20170115437A (ko) * | 2016-04-07 | 2017-10-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박리 방법 및 플렉시블 디바이스의 제작 방법 |
KR20170130286A (ko) * | 2016-05-18 | 2017-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박리 방법, 표시 장치, 모듈, 및 전자 기기 |
JP2018066960A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018066938A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018066944A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018081309A (ja) * | 2016-11-09 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール、電子機器、及び表示装置の作製方法 |
JP2021103782A (ja) * | 2016-04-12 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US11637009B2 (en) | 2016-10-07 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Cleaning method of glass substrate, manufacturing method of semiconductor device, and glass substrate |
-
1997
- 1997-11-21 JP JP33787597A patent/JP3738799B2/ja not_active Expired - Fee Related
Cited By (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001356370A (ja) * | 2000-06-16 | 2001-12-26 | Kyodo Printing Co Ltd | アクティブマトリックス層および転写方法 |
JP2001356710A (ja) * | 2000-06-16 | 2001-12-26 | Kyodo Printing Co Ltd | アクティブマトリックス層および転写方法 |
JP2003031778A (ja) * | 2001-07-13 | 2003-01-31 | Seiko Epson Corp | 薄膜装置の製造方法 |
US6814832B2 (en) | 2001-07-24 | 2004-11-09 | Seiko Epson Corporation | Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance |
US6887650B2 (en) | 2001-07-24 | 2005-05-03 | Seiko Epson Corporation | Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance |
JP2004072049A (ja) * | 2002-08-09 | 2004-03-04 | Ricoh Co Ltd | 有機tft素子及びその製造方法 |
JP2004221561A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 剥離方法 |
US9299879B2 (en) | 2003-01-15 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method for manufacturing display device using the peeling method |
JP2011211208A (ja) * | 2003-01-15 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US8830413B2 (en) | 2003-01-15 | 2014-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method for manufacturing display device using the peeling method |
US9013650B2 (en) | 2003-01-15 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method for manufacturing display device using the peeling method |
JP2004349513A (ja) * | 2003-05-22 | 2004-12-09 | Seiko Epson Corp | 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器 |
JP2005079556A (ja) * | 2003-09-03 | 2005-03-24 | Seiko Epson Corp | 転写装置 |
JP2006237402A (ja) * | 2005-02-25 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
JP2006287068A (ja) * | 2005-04-01 | 2006-10-19 | Seiko Epson Corp | 転写用基板、可撓性配線基板の製造方法および電子機器の製造方法 |
JP2015156220A (ja) * | 2006-03-15 | 2015-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
WO2009037797A1 (ja) * | 2007-09-20 | 2009-03-26 | Sharp Kabushiki Kaisha | 表示装置の製造方法及び積層構造体 |
JP2009260166A (ja) * | 2008-04-21 | 2009-11-05 | Casio Comput Co Ltd | 薄膜素子およびその製造方法 |
US8222666B2 (en) | 2008-12-17 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
US8766314B2 (en) | 2008-12-17 | 2014-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
US8450769B2 (en) | 2008-12-17 | 2013-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
US9425371B2 (en) | 2008-12-17 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
US9799716B2 (en) | 2008-12-17 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electronic device |
JP2012517623A (ja) * | 2009-02-11 | 2012-08-02 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | チップレット及び光シールドを備えるディスプレイデバイス |
JP2010206040A (ja) * | 2009-03-05 | 2010-09-16 | Casio Computer Co Ltd | 薄膜素子およびその製造方法 |
US11107846B2 (en) | 2016-03-24 | 2021-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and separation apparatus |
JP2017183717A (ja) * | 2016-03-24 | 2017-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、および剥離装置 |
KR20170115437A (ko) * | 2016-04-07 | 2017-10-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박리 방법 및 플렉시블 디바이스의 제작 방법 |
US11791350B2 (en) | 2016-04-07 | 2023-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and manufacturing method of flexible device |
US11296132B2 (en) | 2016-04-07 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and manufacturing method of flexible device |
US11574937B2 (en) | 2016-04-12 | 2023-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and manufacturing method of flexible device |
JP2021103782A (ja) * | 2016-04-12 | 2021-07-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
KR20170130286A (ko) * | 2016-05-18 | 2017-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박리 방법, 표시 장치, 모듈, 및 전자 기기 |
US10475820B2 (en) | 2016-05-18 | 2019-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method, display device, module, and electronic device |
KR20220042325A (ko) * | 2016-05-18 | 2022-04-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박리 방법, 표시 장치, 모듈, 및 전자 기기 |
CN107452899A (zh) * | 2016-05-18 | 2017-12-08 | 株式会社半导体能源研究所 | 剥离方法、显示装置、模块及电子设备 |
JP2017212437A (ja) * | 2016-05-18 | 2017-11-30 | 株式会社半導体エネルギー研究所 | 剥離方法、表示装置、モジュール、及び電子機器 |
US11637009B2 (en) | 2016-10-07 | 2023-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Cleaning method of glass substrate, manufacturing method of semiconductor device, and glass substrate |
JP2018066944A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018066938A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018066960A (ja) * | 2016-10-21 | 2018-04-26 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
JP2018081309A (ja) * | 2016-11-09 | 2018-05-24 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール、電子機器、及び表示装置の作製方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3738799B2 (ja) | 2006-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3738799B2 (ja) | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 | |
USRE40601E1 (en) | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device | |
US6127199A (en) | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device | |
JP3809733B2 (ja) | 薄膜トランジスタの剥離方法 | |
JP3809712B2 (ja) | 薄膜デバイスの転写方法 | |
JP4619462B2 (ja) | 薄膜素子の転写方法 | |
JP4042182B2 (ja) | Icカードの製造方法及び薄膜集積回路装置の製造方法 | |
JP3738798B2 (ja) | アクティブマトリクス基板の製造方法及び液晶パネルの製造方法 | |
KR100494479B1 (ko) | 액티브 매트릭스 기판의 제조 방법 | |
US6645830B2 (en) | Exfoliating method, transferring method of thin film device, and thin film device, thin film integrated circuit device and liquid crystal display device produced by the same | |
JPH10125930A (ja) | 剥離方法 | |
JP2004228373A (ja) | デバイスの製造方法とデバイス、電気光学装置、及び電子機器 | |
JP2001189460A (ja) | 薄膜デバイスの転写・製造方法 | |
JP3809710B2 (ja) | 薄膜素子の転写方法 | |
JP4229107B2 (ja) | アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶表示装置 | |
JP3837807B2 (ja) | 転写された薄膜構造ブロック間の電気的導通をとる方法,アクティブマトリクス基板の製造方法,アクティブマトリクス基板および液晶装置 | |
JP4619644B2 (ja) | 薄膜素子の転写方法 | |
JP2009076852A (ja) | 薄膜素子、薄膜素子の製造方法、及び表示装置 | |
JP3849683B2 (ja) | 薄膜トランジスタの剥離方法 | |
JP4525603B2 (ja) | 薄膜トランジスタの転写方法 | |
JP4619645B2 (ja) | 薄膜素子の転写方法 | |
JP3738850B2 (ja) | アクティブマトリクス基板および液晶表示装置 | |
JP3809833B2 (ja) | 薄膜素子の転写方法 | |
JP2006072372A (ja) | 液晶パネル用基板及び液晶パネル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050527 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050902 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051012 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051025 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |