JP2016076714A - 半導体装置 - Google Patents
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Abstract
Description
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の
記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
の電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である
。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の
高速化が容易ではないという問題もある。
可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを
目的の一とする。さらには、新たな構造に係る半導体装置の集積度を高めることを目的の
一とする。
た酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が
極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化
された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわた
って情報を保持することが可能になる。
ス線にソースまたはドレインの他方が接続された第1のトランジスタと、第1のトランジ
スタのゲートに接続された第2のトランジスタと有する第1のメモリセルと、第2のビッ
ト線にソースまたはドレインの一方が接続され、第2のソース線にソースまたはドレイン
の他方が接続された第3のトランジスタと、第3のトランジスタのゲートに接続された第
4のトランジスタと有する第2のメモリセルと、前記第1のメモリセル及び前記第2のメ
モリセルを駆動する駆動回路と、を有し、第1のトランジスタのチャネル形成領域を形成
する半導体材料と、第2乃至第4のトランジスタのチャネル形成領域を形成する半導体材
料は異なったものであり、第2のメモリセルは第1のメモリセルの少なくとも一部が重畳
するように積層されたメモリセルアレイを有する半導体装置である。
化物半導体以外の半導体材料を含んで構成されることが好ましい。また、上記構成におい
て、第2乃至第4のトランジスタのチャネル形成領域を形成する半導体材料は、酸化物半
導体材料を含んで構成されることが好ましい。
形成する半導体材料を含んで構成されることが好ましい。また、上記構成において、駆動
回路の一部は、前記第2乃至第4のトランジスタのチャネル形成領域を形成する半導体材
料を含んで構成されることが好ましい。
形成する半導体材料を含んで構成され、駆動回路の他の一部は、第2乃至第4のトランジ
スタのチャネル形成領域を形成する半導体材料を含んで構成されることが好ましい。
ことが好ましい。また、上記構成において、駆動回路は、第1のメモリセルまたは第2の
メモリセルのいずれかを選択するセレクタ回路を有することが好ましい。また、上記構成
において前記第1のビット線および前記第2のビット線は、セレクタ回路に電気的に接続
されることが好ましい。
明の一態様はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる
材料、例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例え
ば、エネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不
要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、
消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期
にわたって記憶内容を保持することが可能である。
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半
導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく
、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情
報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するた
めの動作が不要であるというメリットもある。
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路(論理回路、駆動回路など)を好適に実現することが可能である。
動作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十
分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
度を向上させた半導体装置を提供することが可能である。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について
、図1乃至図19を参照して説明する。
図1に、半導体装置の断面を示す。図1において、A1−A2は、トランジスタのチャネ
ル長方向に垂直な断面図であり、B1−B2は、トランジスタのチャネル長方向に平行な
断面図である。図1に示す半導体装置は、第1の積層体210aと第2の積層体210b
を有する。第1の積層体210aには、下部に第1の半導体材料を用いたトランジスタ1
60を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。また、第2
の積層体210bは、下部に第2の半導体材料を用いたトランジスタ170を有し、上部
にも第2の半導体材料を用いたトランジスタ172を有する。また、第1の積層体210
aにおいて、第1の半導体材料を用いたトランジスタ160を含む層を積層体213aと
し、第2の半導体材料を用いたトランジスタ162を含む層を積層体213bとする。ま
た、第2の積層体210bにおいて、第2の半導体材料を用いたトランジスタ170を含
む層を積層体213cとし、第2の半導体材料を用いたトランジスタ172を含む層を積
層体213dとする。
2と容量素子164とを、一つずつ有する構成を示すが、それぞれ複数有する構成も含む
。同様に、第2の積層体210bも、トランジスタ170とトランジスタ172と容量素
子174とを、一つずつ有する構成を示すが、それぞれ複数有する構成も含む。
えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化
物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコ
ン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用い
ることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたト
ランジスタは、高速動作が容易である。他に、有機半導体材料などを用いてもよい。一方
で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とす
る。
2には、nチャネル型トランジスタ、pチャネル型トランジスタのいずれも用いることが
できる。ここでは、トランジスタ160、トランジスタ162、トランジスタ170およ
びトランジスタ172は、いずれもnチャネル型トランジスタとして説明する。また、本
発明の一態様の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を
十分に低減することが可能な半導体材料をトランジスタ162およびトランジスタ172
に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装
置の具体的な構成をここで示すものに限定する必要はない。
れたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物
領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域1
16上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電
極110と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有し
ない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。ま
た、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を
含めてソース電極やドレイン電極と表現することがある。つまり、本明細書等において、
ソース電極との記載には、ソース領域が含まれうる。
ここで、電極126は、トランジスタ160のソース電極やドレイン電極として機能する
。また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設け
られており、トランジスタ160に接して絶縁層128が設けられている。なお、高集積
化を実現するためには、図1に示すようにトランジスタ160がサイドウォール絶縁層を
有しない構成とすることが望ましい。一方で、トランジスタ160の特性を重視する場合
には、ゲート電極110の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁
層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域120を設け
ても良い。
化物半導体層144と電気的に接続されているソース電極またはドレイン電極142a、
およびソース電極またはドレイン電極142bと、酸化物半導体層144、ソース電極ま
たはドレイン電極142a、およびソース電極またはドレイン電極142b、を覆うゲー
ト絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設け
られたゲート電極148aと、を有する。なお、第2の積層体210bにおけるトランジ
スタ170およびトランジスタ172の構成は、トランジスタ162と同様にすることが
できる。
どの不純物が十分に除去されることにより、また、十分な酸素が供給されることにより、
高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素
濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm
3以下、より望ましくは5×1017atoms/cm3以下とする。なお、上述の酸化
物半導体層中の水素濃度は、二次イオン質量分析法(SIMS:Secondary I
on Mass Spectroscopy)で測定されるものである。このように、水
素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャッ
プ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が1×1012/cm3
未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/c
m3未満となる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1
μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下
、望ましくは10zA以下となる。このように、i型化(真性化)または実質的にi型化
された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ(トラン
ジスタ162、トランジスタ170、トランジスタ172など)を得ることができる。
に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を
用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に
加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
び導電層148b、とで構成される。すなわち、ソース電極またはドレイン電極142a
は、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他
方の電極として機能する。このような構成とすることにより、十分な容量を確保すること
ができる。また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、
ソース電極またはドレイン電極142aと、導電層148bとの絶縁性を十分に確保する
ことができる。さらに、容量が不要の場合は、容量素子164を設けない構成とすること
もできる。容量素子174の構成も、容量素子164と同様である。
極142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン
電極142bの端部をテーパー形状とすることにより、ゲート絶縁層146の被覆性を向
上させ、段切れを防止することができる。ここで、テーパー角は、例えば、30°以上6
0°以下とする。なお、テーパー角とは、テーパー形状を有する層(例えば、ソース電極
またはドレイン電極142a)を、その断面(基板の表面と直交する面)に垂直な方向か
ら観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ170、トラン
ジスタ172、容量素子174についても同様である。
けられている。そして、ゲート絶縁層146、絶縁層150、絶縁層152などに形成さ
れた開口には、電極154が設けられ、絶縁層152上には、電極154と接続する配線
156が形成される。なお、図1では電極126および電極154を用いて、金属化合物
領域124、ソース電極またはドレイン電極142b、および配線156を接続している
が、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極14
2bを直接、金属化合物領域124に接続させても良い。または、配線156を直接、ソ
ース電極またはドレイン電極142bに接続させても良い。
を接続する電極126と、ソース電極またはドレイン電極142bと配線156とを接続
する電極154とは重畳して配置されている。つまり、トランジスタ160のソース電極
やドレイン電極として機能する電極126と、トランジスタ162のソース電極またはド
レイン電極142bと、が接する領域は、トランジスタ162のソース電極またはドレイ
ン電極142bと、電極154と、が接する領域と重なっている。このような平面レイア
ウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することが
できる。つまり、半導体装置の集積度を高めることができる。
162及び容量素子164と、少なくとも一部が重畳するように設けられている。例えば
、容量素子164の導電層148bは、トランジスタ162のソース電極またはドレイン
電極142a及びトランジスタ160のゲート電極110と、少なくとも一部が重畳して
設けられている。このような、平面レイアウトを採用することにより、メモリセルの高集
積化を図ることができる。例えば、最小加工寸法をFとして、メモリセルの占める面積を
15F2〜25F2とすることが可能である。
び容量素子174と、少なくとも一部が重畳するように設けられている。例えば、容量素
子174の電極(容量素子164の導電層148bに相当)は、トランジスタ172のソ
ース電極またはドレイン電極(トランジスタ162のソース電極またはドレイン電極14
2aに相当)及びトランジスタ170のゲート電極(トランジスタ160のゲート電極1
10に相当)と、少なくとも一部が重畳して設けられている。このように、集積化された
第1の積層体210aと第2の積層体210bとを絶縁層158を介して積層することに
より、さらに半導体装置の集積化を図ることができる。
例について説明したが、本発明の一態様はこれに限定されず、3層以上の積層構造とする
ことができる。その場合は、第3の積層体の構成として、第2の積層体210bと同様の
構成を適用することができる。このような積層構造を適用することで、半導体装置の集積
化をさらに図ることができる。
次に、図1に示す半導体装置の回路構成およびその動作について、図2を参照して説明す
る。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すため
に、OSの符号を併せて付す場合がある。
図2(A−1)に示す半導体装置において、第1の配線(1st Line)とトランジ
スタ160のソース電極(またはドレイン電極)とは、電気的に接続され、第2の配線(
2nd Line)とトランジスタ160のドレイン電極(またはソース電極)とは、電
気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162の
ソース電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Li
ne)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、ト
ランジスタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電
極)は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Lin
e)と、容量素子164の電極の他方は電気的に接続されている。なお、図2(A−1)
に示す回路構成は、図1に示す第1の積層体210aに含まれる回路構成に相当し、メモ
リセルとして機能する。
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ1
60のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、
容量素子164を有することにより、トランジスタ160のゲート電極に与えられた電荷
の保持が容易になり、また、保持された情報の読み出しが容易になる。
半導体材料を用いたトランジスタを適用される。情報の読み出し速度を向上させるという
観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高
いトランジスタを適用するのが好適である。
170のソース電極(またはドレイン電極)とは、電気的に接続され、第2の配線(2n
d Line)とトランジスタ170のドレイン電極(またはソース電極)とは、電気的
に接続されている。また、第3の配線(3rd Line)とトランジスタ172のソー
ス電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line
)と、トランジスタ172のゲート電極とは、電気的に接続されている。そして、トラン
ジスタ170のゲート電極と、トランジスタ172のドレイン電極(またはソース電極)
は、容量素子174の電極の一方と電気的に接続され、第5の配線(5th Line)
と、容量素子174の電極の他方は電気的に接続されている。なお、図2(B)に示す回
路構成は、図1に示す第2の積層体210bに含まれる回路構成に相当する。
たトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が
極めて小さいという特徴を有している。このため、トランジスタ172をオフ状態とする
ことで、トランジスタ170のゲート電極の電位を極めて長時間にわたって保持すること
が可能である。そして、容量素子174を有することにより、トランジスタ170のゲー
ト電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易に
なる。なお、酸化物半導体を用いたトランジスタ170およびトランジスタ172は、チ
ャネル長(L)を10nm以上1000nm以下としているため、消費電力が小さく、動
作速度も十分に高いという特徴を有する。
とすることも可能である。これは、図2(B)の場合も同様であり、容量素子174を設
けない構成とすることできる。
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。なお、図2(B)に示す半導体装置においても、図2(A−1)と同様に情報の書き
込み、保持、読出しを行うことができるため、詳細な説明は省略する。
、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ
162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲー
ト電極、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電
極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位を与える電
荷(以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHという)のい
ずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を
適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ1
62がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、ト
ランジスタ160のゲート電極に与えられた電荷が保持される(保持)。
電荷は長時間にわたって保持される。
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられ
ている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが
与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見
かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の
配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_L
の中間の電位V0とすることにより、トランジスタ160のゲート電極に与えられた電荷
を判別できる。例えば、書き込みにおいて、QHが与えられていた場合には、第5の配線
の電位がV0(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Q
Lが与えられていた場合には、第5の配線の電位がV0(<Vth_L)となっても、ト
ランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ること
で、保持されている情報を読み出すことができる。
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」と
なるような電位、つまり、Vth_Hより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、V
th_Lより大きい電位を第5の配線に与えればよい。
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とさ
れる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。この
ため、図中、トランジスタ162のドレイン電極(またはソース電極)とトランジスタ1
60のゲート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合が
ある。トランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に
埋設されたと見ることができ、フローティングゲート部FGには電荷が保持される。酸化
物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるト
ランジスタの10万分の1以下であるため、トランジスタ162のリークによる、フロー
ティングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸
化物半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能
な不揮発性の記憶装置を実現することが可能である。
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
ート絶縁層(トンネル絶縁層)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
が抵抗および容量を含むものとして、図2(A−2)のように考えることが可能である。
つまり、図2(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれトランジスタ1
60の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時のゲ
ート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、ソ
ース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成
領域との間に形成される容量)の容量値に相当する。
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリークが十分に小さい
条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷
の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162のオ
フ電流によって決定されることになる。
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
とで、第5の配線によってフローティングゲート部FGの電位を制御する際に、第5の配
線の電位を効率よくフローティングゲート部FGに与えることができるようになり、第5
の配線に与える電位間(例えば、読み出しの電位と、非読み出しの電位)の電位差を低く
抑えることができるためである。
R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によっ
て制御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差)の最大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて
、5V以下、好ましくは3V以下とすることができる。
縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁層の面積
S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2とが、2・
S2≧S1(望ましくはS2≧S1)を満たしつつ、C1≧C2を実現することが容易で
ある。具体的には、例えば、容量素子164を構成する絶縁層においては、酸化ハフニウ
ムなどのhigh−k材料でなる膜、または酸化ハフニウムなどのhigh−k材料でな
る膜と酸化物半導体でなる膜との積層構造を採用してεr1を10以上、好ましくは15
以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εr2=
3〜4とすることができる。
高集積化が可能である。
ることもできる。例えば、メモリセルの一に3段階以上の情報を書き込む構成とすること
で、2段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷QL、高電位を与える電荷QHに加え、他の電位を
与える電荷Qを第1のトランジスタのゲート電極に与えることで、多値化を実現すること
ができる。この場合、F2が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
ャリアとするp型トランジスタを用いることができるのはいうまでもない。
様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体
装置を提供することが可能である。
次に、上述の半導体装置の応用例について、図3乃至図19を用いて説明する。
レイ201と、第1の駆動回路202と、第2の駆動回路203と、を有する。
たメモリセルアレイ211a〜211cを有する。
2以上の整数)の信号線Sと、m本のワード線WLと、k本(kはn以下またはm以下の
自然数)のソース線SLと、メモリセル212aが、縦m個(行)×横n個(列)のマト
リクス状に配置された領域と、を有する。ここで、メモリセル212aとしては、図2(
A−1)に示す構成を用いることが好ましい。また、メモリセルアレイ211aと接続す
る信号線Sを、信号線S(1,1)〜S(m,1)と表し、ワード線WLを、ワード線W
L(1,1)〜WL(m,1)と表す。また、メモリセルアレイ211aと接続するビッ
ト線BLを、ビット線BL(1,1)〜BL(n,1)と表す。
れぞれ有している。ここで、メモリセル212aは、図1に示す第1の積層体210aが
有する構成に相当する。また、メモリセル212aにおいて、第1のトランジスタは、図
2(A−1)に示す構成におけるトランジスタ160に、第2のトランジスタはトランジ
スタ162に、第1の容量素子は、容量素子164に、それぞれ相当する。各メモリセル
212aにおいて、第1のトランジスタのゲート電極と、第2のトランジスタのドレイン
電極(またはソース電極)と、第1の容量素子の電極の一方とは、電気的に接続され、ソ
ース線SLと、第1のトランジスタのソース電極とは、電気的に接続されている。また、
ビット線BLと、第2のトランジスタのソース電極(またはドレイン電極)と、第1のト
ランジスタのドレイン電極とは電気的に接続され、ワード線WLと、第1の容量素子の電
極の他方と、は電気的に接続され、信号線Sと、第2のトランジスタのゲート電極とは電
気的に接続されている。つまり、ソース線SLが、図2(A−1)に示す構成における第
1の配線(1st Line)に、ビット線BLが第2の配線(2nd Line)及び
第3の配線(3rd Line)に、信号線Sが第4の配線(4th Line)に、ワ
ード線WLが第5の配線(5th Line)に相当する。
ル212aを適用することにより、十分な保持期間を確保しつつ、読み出し動作を高速化
することができる。
2以上の整数)の信号線Sと、m本のワード線WLと、k本(kはn以下またはm以下の
自然数)のソース線SLと、メモリセル212bが、縦m個(行)×横n個(列)のマト
リクス状に配置された領域と、を有する。ここで、メモリセル212bとしては、図2(
B)に示す構成を用いることが好ましい。また、メモリセルアレイ211bと接続する信
号線Sを、信号線S(1,2)〜S(m,2)と表し、ワード線WLを、ワード線WL(
1,2)〜WL(m,2)と表す。また、メモリセルアレイ211bと接続するビット線
BLを、ビット線BL(1,2)〜BL(n,2)と表す。
れぞれ有している。ここで、メモリセル212bは、図1に示す第2の積層体210bが
有する構成に相当する。また、メモリセル212bにおいて、第3のトランジスタは、図
2(B)に示す構成におけるトランジスタ170に、第4のトランジスタはトランジスタ
172に、第2の容量素子は、容量素子174に、それぞれ相当する。各メモリセル21
2bにおいて、第3のトランジスタのゲート電極と、第4のトランジスタのドレイン電極
(またはソース電極)と、第2の容量素子の電極の一方とは、電気的に接続され、ソース
線SLと、第3のトランジスタのソース電極とは、電気的に接続されている。また、ビッ
ト線BLと、第4のトランジスタのソース電極(またはドレイン電極)と、第3のトラン
ジスタのドレイン電極とは電気的に接続され、ワード線WLと、第2の容量素子の電極の
他方と、は電気的に接続され、信号線Sと、第4のトランジスタのゲート電極とは電気的
に接続されている。つまり、ソース線SLが、図2(B)に示す構成における第1の配線
(1st Line)に、ビット線BLが第2の配線(2nd Line)及び第3の配
線(3rd Line)に、信号線Sが第4の配線(4th Line)に、ワード線W
Lが第5の配線(5th Line)に相当する。
することができるため、詳細な説明は省略する。すなわち、メモリセルアレイ211cは
、複数のメモリセル212cを有する。また、メモリセルアレイ211cと接続する信号
線Sを、信号線S(1,3)〜S(m,3)と表し、ワード線WLを、ワード線WL(1
,3)〜WL(m,3)と表す。また、メモリセルアレイ211cと接続するビット線B
Lを、ビット線BL(1,3)〜BL(n,3)と表す。
メモリセル212bおよびメモリセル212cを適用することにより、作製プロセスを複
雑にすることなく、情報の保持期間を十分に確保することができる。
の集積化を図ることができる。
場合について示しているが、本発明の一態様はこれに限定されない。例えば、メモリセル
アレイ211aの有するソース線SLと、メモリセルアレイ211bの有するソース線S
Lとを電気的に接続することにより、メモリセル212aとメモリセル212bとを電気
的に接続してもよい。これにより、ソース線SLの本数を減らすことができる。または、
メモリセル212aと接続されるソース線SLと、メモリセル212bと接続されるソー
ス線SLとを電気的に接続することにより、メモリセル212aとメモリセル212bと
を電気的に接続することもできる。
リセルが縦m個(行)×横n個(列)のマトリクス状に配置される構成としたが、本発明
の一態様は、これに限定されない。メモリセルアレイ211a〜211cは、必ずしも同
じメモリセル構成である必要はなく、それぞれ異なるメモリセル構成とすることができる
。
の駆動回路202は、セレクタ221と、バッファ等を含む回路222と、ローデコーダ
223とを有する。また、第2の駆動回路203は、セレクタ231と、回路群232と
、コラムデコーダ233とを有する。回路群232は書き込み回路群234と、読み出し
回路群235と、レジスタ群236とを有する。
図4に示す半導体装置では、メモリセルアレイ201は積層体が3層の構造であり、第1
の駆動回路202および第2の駆動回路203は積層体が1層の構造である。メモリセル
アレイ211aは、第1の積層体210aに設けられ、メモリセルアレイ211bは、第
2の積層体210bに設けられ、メモリセルアレイ211cは、第2の積層体210b上
の積層体に設けられる。また、第1の駆動回路202および第2の駆動回路203は、第
1の積層体210aに設けられる。
、セレクタ231は、第1の積層体210aに設けられる場合について説明する。セレク
タ231は複数のトランジスタを有する。また、セレクタ231は、メモリセルアレイ2
11aと、BL(1,1)〜BL(n,1)を介して接続されている。同様に、メモリセ
ルアレイ211bとBL(1,2)〜BL(n,2)を介して接続されており、メモリセ
ルアレイ211cとBL(1,3)〜BL(n,3)を介して接続されている。セレクタ
231は、層選択信号LAY1、LAY2、LAY3に従って、ビット線BLと回路群2
32の端子とを導通させる。信号LAY1がアクティブであれば、BL(1,1)〜BL
(n,1)と回路群232の端子とが導通する。信号LAY2がアクティブであれば、B
L(1,2)〜BL(n,2)と回路群232の端子とが導通する。信号LAY3がアク
ティブであれば、BL(1,3)〜BL(n,3)と回路群232の端子とが導通する。
で、回路群232は、第1の積層体210aに設けられる場合について説明する。回路群
232は、書き込み回路群234と、読み出し回路群235と、レジスタ群236とを有
する。書き込み回路群234は、書き込み回路237を複数有し、ライトイネーブル信号
WEと、書き込み電位Vwriteと、レジスタ群236から出力される信号とが入力さ
れ、複数の書き込み回路237から出力される出力信号それぞれはセレクタ231に入力
される。読み出し回路群235は、読み出し回路238を有し、リードイネーブル信号R
Eと読み出し電位Vreadが入力され、出力信号がレジスタ群236に入力される。ま
た、読み出し回路238の読み出しを行う端子がセレクタ231に接続される。レジスタ
群236は、入力データDINが入力され、出力データDOUTを出力する。また、レジ
スタ群236は、読み出し回路群235の出力信号が入力され、書き込み回路群234に
入力される信号を出力する。書き込み回路群234に入力される信号は、互いに反転した
信号対であってもよい。なお、書き込み回路237、読み出し回路238、レジスタ23
9は、それぞれメモリセルアレイの列の数と同じ数有する。
書き込む動作と、レジスタ群236から外部へデータを読み出す動作と、レジスタ群23
6からメモリセルへデータを書き込む動作と、メモリセルからレジスタ群236へデータ
を読み出す動作について説明する。
格納されることで行われる。レジスタ群236から外部へデータを読み出す動作は、レジ
スタ群236に格納されたデータを信号DOUTとして出力することで行われる。また、
レジスタ群236からメモリセルへデータを書き込む動作は、ライトイネーブル信号WE
がアクティブの期間に、書き込み回路群234が、レジスタ群236から出力される信号
に基づいて書込電圧を選択し、出力することで行われる。その結果、ビット線BLに書込
電圧が供給され、メモリセルへのデータ書き込みが行われる。メモリセルからレジスタ群
236へデータを読み出す動作は、リードイネーブル信号REがアクティブの期間に、読
み出し回路群235がビット線電位を判定することでメモリセルからデータを読み出して
出力し、該出力されたデータをレジスタ群236に格納することで行われる。
に示した読み出し回路は、センスアンプSAと負荷となるトランジスタとスイッチを有す
る。センスアンプSAはビット線電位と読み出し電位Vreadを比較して結果を出力す
る。リードイネーブル信号REによって読み出し回路とビット線との導通が決定される。
に示した書き込み回路は、3つのスイッチによって構成され、互いに反転する信号対によ
ってVwriteとGNDのいずれかの電位が選択され、ライトイネーブル信号WEによ
って選択された電位の供給の有無が決定される。
、セレクタ221は、第1の積層体210aに設けられる場合について説明する。
レイ211aと、WL(1,1)〜WL(m,1)及びS(1,1)〜S(m,1)を介
して接続されている。同様に、メモリセルアレイ211bと、WL(1,2)〜WL(m
,2)及びS(1,2)〜S(m,2)を介して接続されており、メモリセルアレイ21
1cと、WL(1,3)〜WL(m,3)及びS(1,3)〜S(m,3)を介して接続
されている。セレクタ221は、層選択信号LAY1、LAY2、LAY3に従って、ワ
ード線WL及び信号線Sと回路222の端子とを導通させる。信号LAY1がアクティブ
であれば、WL(1,1)〜WL(m,1)及びS(1,1)〜S(m,1)と回路22
2の端子とが導通する。信号LAY2がアクティブであれば、WL(1,2)〜WL(m
,2)及びS(1,2)〜S(m,2)と回路222の端子とが導通する。信号LAY3
がアクティブであれば、WL(1,3)〜WL(m,3)及びS(1,3)〜S(m,3
)と回路222の端子とが導通する。
料を用いて形成することにより、第1の駆動回路202および第2の駆動回路203を高
速動作させることができる。
10に示す半導体装置では、メモリセルアレイ201は積層体が3層の構造であり、第1
の駆動回路202が有するセレクタ221a、221b、221c、および第2の駆動回
路203が有するセレクタ231a、231b、231cは積層体が3層の構造であり、
第1の駆動回路202および第2の駆動回路203が有する他の回路は積層体が1層の構
造である。メモリセルアレイ211a、セレクタ221aおよびセレクタ231aは、第
1の積層体210aに設けられ、メモリセルアレイ211b、セレクタ221bおよびセ
レクタ231bは、第2の積層体210bに設けられ、メモリセルアレイ211c、セレ
クタ221cおよびセレクタ231cは、第3の積層体210cに設けられる。
231b、231cの回路図の一例を示す。図11に示すセレクタは、図5に示すセレク
タと同様な回路構成を有する。図11と、図5との相違は、セレクタの積層構造である。
図5では、セレクタが有するトランジスタは第1の積層体210aに設けられるが、図1
1では、セレクタが有するトランジスタは3層にわたって設けられる。例えば、第2の駆
動回路203におけるセレクタ231aは、メモリセルアレイ211aと同じ層に形成さ
れており、セレクタ231bは、メモリセルアレイ211bと同じ層に形成されており、
セレクタ231cは、メモリセルアレイ211cと同じ層に形成されている。つまり、第
2の駆動回路203におけるセレクタ231aは、第1の半導体材料を含んで構成され、
セレクタ231bおよびセレクタ231cは、第2の半導体材料を含んで構成される。
回路構成、および積層構造とすればよい。詳細は図6に示したブロック図の例を参照する
ことができる。
221b、221cの回路図の一例を示す。図12に示すセレクタは、図9に示すセレク
タと同様の回路構成を有する。図12と、図9との相違は、セレクタの積層構造である。
図9では、セレクタが有するトランジスタは第1の積層体210aに設けられるが、図1
2では、セレクタが有するトランジスタは3層にわたって設けられる。例えば、第1の駆
動回路202におけるセレクタ221aは、メモリセルアレイ211aと同じ層に形成さ
れており、セレクタ221bは、メモリセルアレイ211bと同じ層に形成されており、
セレクタ221cは、メモリセルアレイ211cと同じ層に形成されている。つまり、第
1の駆動回路202におけるセレクタ221aは、第1の半導体材料を含んで構成され、
セレクタ221bおよびセレクタ221cは、第2の半導体材料を含んで構成される。
とができる。また、メモリセルアレイの面積を増大させることによって、記憶容量を高め
ることができる。
13に示す半導体装置では、メモリセルアレイ201は積層体が3層の構造であり、第1
の駆動回路202および第2の駆動回路203が部分的に複数の層からなる積層構造とな
っている。メモリセルアレイ211a、セレクタ221a、セレクタ231a、回路群2
32aは、第1の積層体210aに設けられ、メモリセルアレイ211b、セレクタ22
1b、セレクタ231bおよび回路群232bは、第2の積層体210bに設けられ、メ
モリセルアレイ211c、セレクタ221cおよびセレクタ231cは、第3の積層体2
10cに設けられる。
、第2の駆動回路203における回路群232は1層の構造であるが、図13では、第2
の駆動回路203における回路群232a、232bは2層の積層構造である。
b、221cは、図10に示す半導体装置のセレクタ231a、231b、231cおよ
びセレクタ221a〜221cと同じ回路構成、および積層構造とすればよい。詳細はそ
れぞれ、図11および図12に示したブロック図の例を参照することが出来る。
32bおよびセレクタ231a、231b、231cの回路図の一例を示す。図14に示
す回路群232a、232bは、図6に示す回路群232と同様の回路構成を有する。図
14に示す回路群232a、232bと、図6に示す回路群232との相違は、積層構造
である。図6では、回路群232が有するトランジスタは第1の積層体210aに設けら
れるが、図14では、回路群232a、232bが有するトランジスタは2層にわたって
設けられる。例えば、第2の駆動回路203における回路群232aは、メモリセルアレ
イ211aと同じ層に形成されており、回路群232bは、メモリセルアレイ211bと
同じ層に形成されている。つまり、第2の駆動回路203における回路群232aは、第
1の半導体材料を含んで構成され、回路群232bは、第2の半導体材料を含んで構成さ
れる。
14に示す回路群232bは、書き込み回路群234を有する。読み出し回路群235が
有する読み出し回路は、例えば、図7に示した読み出し回路を用いることができる。書き
込み回路群234が有する書き込み回路は、例えば、図15に示した書き込み回路を用い
ることができる。図15に示した書き込み回路は、第2の半導体材料を含む3つのトラン
ジスタによって構成され、互いに反転した信号対によってVwriteとGNDのいずれ
かの電位が選択され、ライトイネーブル信号WEによって選択された電位の供給の有無が
決定される。
とができる。また、メモリセルアレイの面積を増大させることによって、記憶容量を高め
ることができる。
駆動回路203を3層積層する例について説明したが、本発明の一態様はこれに限定され
ず、2層または4層以上の積層構造とすることもできる。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに第1の積
層体210aにおける下部のトランジスタ160の作製方法について図16および図17
を参照して説明し、その後、上部のトランジスタ162および容量素子164の作製方法
について図18および図19を参照して説明する。なお、第2の積層体210bにおける
トランジスタ170、トランジスタ172および容量素子174の作製方法は、トランジ
スタ162および容量素子164の作製方法と同様であるから、詳細については省略する
。
下部のトランジスタ160の作製方法について、図16および図17を参照して説明する
。
ンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムな
どの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料
を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとす
る。なお、一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の
基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体
層が設けられた構成の基板も含むものとする。つまり、「SOI基板」が有する半導体層
は、シリコン系の半導体層に限定されない。また、SOI基板には、ガラス基板などの絶
縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
合には、半導体装置の読み出し動作を高速化することができるため好適である。
る(図16(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純
物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシ
リコンの場合、n型の導電性を付与する不純物元素としては、例えば、リンや砒素などを
用いることができる。また、p型の導電性を付与する不純物元素としては、例えば、硼素
、アルミニウム、ガリウムなどを用いることができる。
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図16(B)参照)。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図16(C)参
照)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域104の形成後、
または、素子分離絶縁層106の形成後には、上記保護層102を除去する。
械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨
布を貼り付け、被加工物と研磨布との間にスラリー(研磨剤)を供給しながら研磨ステー
ジと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表
面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により研磨する方法で
ある。
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
成する。
熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He、Ar、Kr、X
eなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、CVD法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(H
fSixOy(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfA
lxOy(x>0、y>0))等を含む単層構造または積層構造とすることが望ましい。
また、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上5
0nm以下とすることができる。
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
、ゲート電極110を形成する(図16(C)参照)。
116および不純物領域120を形成する(図16(D)参照)。なお、ここではn型ト
ランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する
場合には、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。
濃度で添加された不純物領域を形成しても良い。
17(A)参照)。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域10
4を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
純物領域120に接する金属化合物領域124が形成される(図17(A)参照)。なお
、ゲート電極110として多結晶シリコンなどを用いる場合には、ゲート電極110の金
属層122と接触する部分にも、金属化合物領域が形成されることになる。
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。
)参照)。電極126は、例えば、導電材料を含む層を形成した後に、当該層を選択的に
エッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タ
ンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコ
ンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定
されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用
いることができる。
7(C)参照)。絶縁層128は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
128に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層128には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層128は、ポリイミド、アクリル等の有機絶縁材料を用
いて形成することも可能である。なお、ここでは、絶縁層128の単層構造としているが
、本発明の一態様はこれに限定されない。2層以上の積層構造としても良い。3層構造と
する場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層
の積層構造とすることができる。
4にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面
の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは金属化合物領域124)
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。
17(C)参照)。これにより積層体213aを形成することができる。このようなトラ
ンジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジ
スタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うこと
ができる。
にCMP処理を施して、ゲート電極110および電極126の上面を露出させる(図17
(D)参照)。ゲート電極110および電極126の上面を露出させる処理としては、C
MP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162
の特性を向上させるために、絶縁層128の表面は可能な限り平坦にしておくことが望ま
しい。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
いて説明したが、下部のトランジスタを作製する際に、図4及び図3などに示す第1の駆
動回路202や第2の駆動回路203を作製することができる。
次に、上部のトランジスタ162および容量素子164の作製方法について、図18およ
び図19を参照して説明する。
、当該酸化物半導体層を加工して、酸化物半導体層144を形成する(図18(A)参照
)。なお、酸化物半導体層を形成する前に、ゲート電極110、電極126、絶縁層12
8の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法
をはじめとするPVD法やプラズマCVD法などのCVD法などを用いて形成することが
できる。
−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−Sn−
Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の材料、A
l−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸化物であ
るIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、Zn−
Mg−O系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−Ga−O
系の材料や、In−O系の材料、Sn−O系の材料、Zn−O系の材料などを用いること
ができる。また、上記の材料にSiO2を含ませてもよい。ここで、例えば、In−Ga
−Zn−O系の材料とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有す
る酸化物半導体という意味であり、その組成比は特に問わない。また、InとGaとZn
以外の元素を含んでいてもよい。
用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれ
た一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、Gaおよ
びMn、またはGaおよびCoなどを用いることができる。
導体層を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオ
ンとなってしまうおそれがあるためである。
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
いたスパッタリング法により形成する。
例えば、組成比として、In2O3:Ga2O3:ZnO=1:1:1[mol数比]の
酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限
定する必要はない。例えば、In2O3:Ga2O3:ZnO=1:1:2[mol数比
]の組成比の酸化物ターゲットを用いることもできる。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層は緻密な
膜とすることができるためである。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比率
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体層144の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以下、好
ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9
999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が
1ppm以下、好ましくは0.1ppm以下)とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
で形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成す
る(図18(B)参照)。
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142
bへの加工が容易であるというメリットがある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In2O3―SnO2、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In2O3―ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
ス電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソ
ース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層14
6の被覆性を向上し、段切れを防止することができる。
よびソース電極またはドレイン電極142bの下端部の間隔によって決定される。なお、
チャネル長(L)が25nm未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数nm〜数10nmと波長の短い超紫外線(Extreme Ultr
aviolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上1
000nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
144の一部と接するように、ゲート絶縁層146を形成する(図18(C)参照)。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料
を用いて形成する。また、ゲート絶縁層146は、13族元素および酸素を含む材料を用
いて形成することもできる。13族元素および酸素を含む材料としては、例えば、酸化ガ
リウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さら
に、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfS
ixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixO
yNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(Hf
AlxOyNz(x>0、y>0、z>0))、などの高誘電率(high−k)材料を
含むように形成してもよい。ゲート絶縁層146は、単層構造としても良いし、上記の材
料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体
装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい
。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10
nm以上50nm以下とすることができる。
が好ましい。ゲート絶縁層146に水素、水などの不純物が含まれると、酸化物半導体層
に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素
の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化(n型化)してし
まい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層146
はできるだけ水素、水などの不純物が含まれないように成膜することが好ましい。例えば
、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスと
しては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
が多い。このため、13族元素および酸素を含む材料を用いて、酸化物半導体層144と
接するゲート絶縁層146を形成する場合には、酸化物半導体層144との界面の状態を
良好に保つことができる。これは、13族元素および酸素を含む材料と、酸化物半導体材
料との相性が良いことによる。例えば、酸化物半導体層144と酸化ガリウムを用いたゲ
ート絶縁層146を接して設けることにより、酸化物半導体層144とゲート絶縁層14
6との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層1
46として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有して
いるため、当該材料を用いることは、酸化物半導体層144の水の浸入防止という点にお
いても好ましい。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、上述のhig
h−k材料を用いると良い。high−k材料をゲート絶縁層146に用いることで、電
気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能にな
る。なお、high−k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としても
よい。
例えば、ゲート絶縁層146として酸化ガリウムを用いた場合、化学量論的組成比はGa
2O3+α(0<α<1)と表すことができる。また、酸化アルミニウムを用いた場合は
、Al2O3+α(0<α<1)と表すことができる。さらに、酸化ガリウムアルミニウ
ムを用いた場合は、GaxAl2−xO3+α(0<x<2、0<α<1)と表すことが
できる。
46の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸
素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)をバルクに
添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜
内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズ
マ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を
行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成比よ
り多くすることができる。
誘導結合型プラズマ)方式を用いて、マイクロ波(例えば、周波数2.45GHz)によ
り励起された酸素プラズマを用いて行うことが好ましい。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填することができる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
半導体層144を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する(図
18(D)参照)。
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層1
48bは、単層構造としても良いし、積層構造としても良い。
50および絶縁層152を形成する(図19(A)参照)。絶縁層150および絶縁層1
52は、PVD法やCVD法などを用いて形成することができる。また、酸化シリコン、
酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸
化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。な
お、絶縁層150および絶縁層152には、誘電率の低い材料や、誘電率の低い構造(多
孔性の構造など)を用いることが望ましい。絶縁層150および絶縁層152の誘電率を
低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図るこ
とができるためである。なお、本実施の形態では、絶縁層150および絶縁層152の単
層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても
良い。
イン電極142bにまで達する開口153を形成する。その後、開口153にソース電極
またはドレイン電極142bと接する電極154を形成し、絶縁層152上に電極154
に接する配線156を形成する(図19(B)参照)。これにより積層体213bを形成
することができる。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングに
より行われる。
を形成した後、エッチング処理やCMP処理といった方法を用いて、上記導電層の一部を
除去することにより形成することができる。
、CVD法により窒化チタン膜を薄く形成した後に、開口153に埋め込むようにタング
ステン膜を形成する方法を適用することができる。ここで、PVD法により形成されるチ
タン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここではソー
ス電極またはドレイン電極142b)との接触抵抗を低減させる機能を有する。また、そ
の後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。ま
た、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成
してもよい。
ように加工することが望ましい。例えば、開口153を含む領域にチタン膜や窒化チタン
膜を薄く形成した後に、開口153に埋め込むようにタングステン膜を形成する場合には
、その後のCMP処理によって、不要なタングステン、チタン、窒化チタンなどを除去す
ると共に、その表面の平坦性を向上させることができる。このように、電極154を含む
表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層
などを形成することが可能となる。
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極142a、142bなどと同様である。
1の積層体210aが完成する(図19(B)参照)。
体210bを形成する(図1参照)。第2の積層体210bは、トランジスタ170、ト
ランジスタ172、および容量素子174を有する。ここで、トランジスタ170、トラ
ンジスタ172および容量素子174の作製方法は、トランジスタ162および容量素子
164の作製方法と同様であるから、詳細については省略する。また、第2の積層体21
0b上に、第3の積層体や第4の積層体を形成する場合には、絶縁層を介して、トランジ
スタ170、トランジスタ172および容量素子174と同様のトランジスタおよび容量
素子を形成すればよい。
体のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用
いたトランジスタの作製工程は、酸化物半導体以外の半導体材料(例えば、シリコン)を
用いたトランジスタに比べて作製工程が少ない。このため、酸化物半導体層を用いたトラ
ンジスタの積層体を、第2の積層体や第3の積層体として用いることで、製造コストを低
減することができる。
宜組み合わせて用いることができる。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図20を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレ
ビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一の内部にはメモリ回路が設けられており、該メモリ回路には先の実施の形
態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナル
コンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711の内部にはメモリ回路が設
けられており、該メモリ回路には先の実施の形態に示す半導体装置が設けられている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された携帯情報端末が実現される。
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源スイッチ731、操作キー733、スピーカー735などを備えている。筐
体721、筐体723の少なくとも一の内部にはメモリ回路が設けられており、該メモリ
回路には先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図20(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一の内部にはメモリ回路が設けられてお
り、該メモリ回路には先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減された携帯電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操
作機780の内部にはメモリ回路が設けられており、該メモリ回路には先の実施の形態に
示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現さ
れる。
載されている。このため、消費電力を低減した電子機器が実現される。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
122 金属層
124 金属化合物領域
126 電極
128 絶縁層
142a ソース電極またはドレイン電極
142b ソース電極またはドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 導電層
150 絶縁層
152 絶縁層
153 開口
154 電極
156 配線
158 絶縁層
160 トランジスタ
162 トランジスタ
164 容量素子
170 トランジスタ
172 トランジスタ
174 容量素子
201 メモリセルアレイ
202 第1の駆動回路
203 第2の駆動回路
210a 第1の積層体
210b 第2の積層体
210c 第3の積層体
211a メモリセルアレイ
211b メモリセルアレイ
211c メモリセルアレイ
212a メモリセル
212b メモリセル
212c メモリセル
213a 積層体
213b 積層体
213c 積層体
213d 積層体
221 セレクタ
221a セレクタ
221b セレクタ
221c セレクタ
222 回路
223 ローデコーダ
231 セレクタ
231a セレクタ
231b セレクタ
231c セレクタ
232 回路群
232a 回路群
232b 回路群
233 コラムデコーダ
234 回路群
235 回路群
236 レジスタ群
237 回路
238 回路
239 レジスタ
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源スイッチ
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
Claims (2)
- 第1のトランジスタと、
第2のトランジスタと、
第1の容量素子と、
第3のトランジスタと、
第4のトランジスタと、
第2の容量素子と、を有し、
前記第1のトランジスタのチャネル形成領域は、第1の半導体を有し、
前記第2のトランジスタ乃至前記第4のトランジスタのチャネル形成領域はそれぞれ、第2の半導体を有し、
前記第1の半導体は、前記第2の半導体と異なり、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1の容量素子の第1の電極と電気的に接続され、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、
前記第2のトランジスタのゲートは、第4の配線と電気的に接続され、
前記第1の容量素子の第2の電極は、第5の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、第6の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、第7の配線と電気的に接続され、
前記第3のトランジスタのゲートは、前記第2の容量素子の第1の電極と電気的に接続され、
前記第3のトランジスタのゲートは、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、第8の配線と電気的に接続され、
前記第4のトランジスタのゲートは、第9の配線と電気的に接続され、
前記第2の容量素子の第2の電極は、第10の配線と電気的に接続されていることを特徴とする半導体装置。 - 第1のトランジスタと、
第2のトランジスタと、
第1の容量素子と、
第3のトランジスタと、
第4のトランジスタと、
第2の容量素子と、を有し、
前記第1のトランジスタのチャネル形成領域は、第1の半導体を有し、
前記第2のトランジスタ乃至前記第4のトランジスタのチャネル形成領域はそれぞれ、第2の半導体を有し、
前記第1の半導体は、前記第2の半導体と異なり、
前記第2の半導体は、酸化物半導体を有し、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線と電気的に接続され、
前記第1のトランジスタのゲートは、前記第1の容量素子の第1の電極と電気的に接続され、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第3の配線と電気的に接続され、
前記第2のトランジスタのゲートは、第4の配線と電気的に接続され、
前記第1の容量素子の第2の電極は、第5の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、第6の配線と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、第7の配線と電気的に接続され、
前記第3のトランジスタのゲートは、前記第2の容量素子の第1の電極と電気的に接続され、
前記第3のトランジスタのゲートは、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第4のトランジスタのソース又はドレインの他方は、第8の配線と電気的に接続され、
前記第4のトランジスタのゲートは、第9の配線と電気的に接続され、
前記第2の容量素子の第2の電極は、第10の配線と電気的に接続されていることを特徴とする半導体装置。
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