TWI540713B - 半導體裝置 - Google Patents

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TWI540713B
TWI540713B TW103137223A TW103137223A TWI540713B TW I540713 B TWI540713 B TW I540713B TW 103137223 A TW103137223 A TW 103137223A TW 103137223 A TW103137223 A TW 103137223A TW I540713 B TWI540713 B TW I540713B
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加藤清
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Description

半導體裝置
本發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資料。
根據上述原理，因為當從DRAM讀出資料時電容器的電荷消失，所以每次讀出資料時都需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中因截止狀態下的源極和汲極之間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按所定的週期再次進行寫入工作(刷新工 作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以實現較長期間的儲存內容的保持。
作為揮發性儲存裝置的另一個例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，在該浮動閘極中保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)並不需要進行揮發性儲存裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此發生因所定次數的寫入記憶元件不能工作的問題。為了緩和上述問題的影響，例如，採用使各記憶元件的寫入次數均等的方法，但是，為了採用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資料的改寫頻度高的用途。
另外，快閃記憶體為了在浮動閘極保持電荷或者去除 該電荷，需要高電壓和用於該目的的電路。再者，還有電荷的保持或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開 第昭57-105889號公報
鑒於上述問題，本發明的一個實施例的目的之一是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新的結構的半導體裝置。再者，本發明的一個實施例的目的之一是提高有關新的結構的半導體裝置的集成度。
在本發明的一個實施例中，使用氧化物半導體來構成半導體裝置。尤其是，使用被高純度化的氧化物半導體。因為使用氧化物半導體來構成的電晶體的洩漏電流極小，所以可以在較長期間內保持資料。另外，當使用被高純度化的氧化物半導體時，其效果更顯著，從而可以在極長期間內保持資料。
更明確而言，例如可以採用如下結構。
本發明的一個實施例是一種半導體裝置，包括：具有其源極和汲極中的一個連接到第一位元線且其源極和汲極中的另一個連接到第一源極線的第一電晶體及連接到第一電晶體的閘極的第二電晶體的第一儲存單元；具有其源極和汲極中的一個連接到第二位元線且其源極和汲極中的另 一個連接到第二源極線的第三電晶體及連接到第三電晶體的閘極的第四電晶體的第二儲存單元；以及驅動所述第一儲存單元及所述第二儲存單元的驅動電路，其中，形成第一電晶體的通道形成區的半導體材料與形成第二至第四電晶體的通道形成區的半導體材料不同，並且，包括以與第一儲存單元的至少一部分重疊的方式層疊第二儲存單元的儲存單元陣列。
在上述結構中，形成第一電晶體的通道形成區的半導體材料較佳包含氧化物半導體以外的半導體材料。另外，在上述結構中，形成第二至第四電晶體的通道形成區的半導體材料較佳包含氧化物半導體材料。
另外，在上述結構中，驅動電路的一部分較佳包含形成第一電晶體的通道形成區的半導體材料。此外，在上述結構中，驅動電路的一部分較佳包含形成所述第二至第四電晶體的通道形成區的半導體材料。
另外，在上述結構中，驅動電路的一部分較佳包含形成第一電晶體的通道形成區的半導體材料，驅動電路的其他一部分較佳包含形成第二至第四電晶體的通道形成區的半導體材料。
此外，在上述結構中，第一源極線較佳與所述第二源極線電連接。另外，在上述結構中，驅動電路較佳包括選擇第一儲存單元和第二儲存單元中的任一個的選擇器電路。此外，在上述結構中，所述第一位元線和所述第二位元線較佳電連接到選擇器電路。
另外，雖然在上述半導體裝置中使用氧化物半導體材料來構成電晶體，但是本發明的一個實施例不侷限於此。也可以使用能夠實現與氧化物半導體材料同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。另外，“上”及“下”只是為了便於說明而使用的。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻器、電感器、 電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在較長期間內保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給也可以在較長期間內保持儲存內容。
另外，在根據本發明的一個實施例的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。就是說，根據本發明的一個實施例的半導體裝置對改寫次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資料的寫入，所以容易實現高速工作。另外，還有不需要用於擦除資料的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的工作(例如，資料的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以合適地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體 (作更廣義解釋，能夠進行足夠的高速工作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
再者，在本發明的一個實施例中，藉由層疊儲存單元或驅動電路的一部分，可以提供一種提高集成度的半導體裝置。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區域
106‧‧‧元件分離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區域
122‧‧‧金屬層
124‧‧‧金屬化合物區域
126‧‧‧電極
128‧‧‧絕緣層
142a‧‧‧源極電極或汲極電極
142b‧‧‧源極電極或汲極電極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
153‧‧‧開口
154‧‧‧電極
156‧‧‧佈線
158‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器
170‧‧‧電晶體
172‧‧‧電晶體
174‧‧‧電容器
201‧‧‧儲存單元陣列
202‧‧‧第一驅動電路
203‧‧‧第二驅動電路
210a‧‧‧第一疊層體
210b‧‧‧第二疊層體
210c‧‧‧第三疊層體
211a‧‧‧儲存單元陣列
211b‧‧‧儲存單元陣列
211c‧‧‧儲存單元陣列
212a‧‧‧儲存單元
212b‧‧‧儲存單元
212c‧‧‧儲存單元
213a‧‧‧疊層體
213b‧‧‧疊層體
213c‧‧‧疊層體
213d‧‧‧疊層體
221‧‧‧選擇器
221a‧‧‧選擇器
221b‧‧‧選擇器
221c‧‧‧選擇器
222‧‧‧電路
223‧‧‧行解碼器
231‧‧‧選擇器
231a‧‧‧選擇器
231b‧‧‧選擇器
231c‧‧‧選擇器
232‧‧‧電路群
232a‧‧‧電路群
232b‧‧‧電路群
233‧‧‧列解碼器
234‧‧‧電路群
235‧‧‧電路群
236‧‧‧暫存器群
237‧‧‧電路
238‧‧‧電路
239‧‧‧暫存器
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸屏筆
713‧‧‧顯示部
714‧‧‧操作按鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源開關
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧照相用透鏡
748‧‧‧外部連接端子
749‧‧‧太陽電池單元
750‧‧‧外部記憶體插槽
761‧‧‧主體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控器
在圖式中：圖1是半導體裝置的剖面圖；圖2A-1、圖2A-2、圖2B及圖2C是半導體裝置的電路圖；圖3是半導體裝置的方塊圖；圖4是半導體裝置的方塊圖；圖5是半導體裝置的電路圖；圖6是半導體裝置的電路圖；圖7是半導體裝置的電路圖；圖8是半導體裝置的電路圖；圖9是半導體裝置的電路圖；圖10是半導體裝置的方塊圖；圖11是半導體裝置的電路圖；圖12是半導體裝置的電路圖；圖13是半導體裝置的方塊圖； 圖14是半導體裝置的電路圖；圖15是半導體裝置的電路圖；圖16A至圖16D是示出半導體裝置的製造製程的剖面圖；圖17A至圖17D是示出半導體裝置的製造製程的剖面圖；圖18A至圖18D是示出半導體裝置的製造製程的剖面圖；圖19A和圖19B是示出半導體裝置的製造製程的剖面圖；圖20A至圖20F是用來說明使用半導體裝置的電子裝置的圖。
下面，使用圖式對本發明的實施例的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，本發明的一個實施例不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施例1
在本實施例中，參照圖1至圖19B對根據本發明的一個實施例的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的剖面結構>
圖1示出半導體裝置的剖面。在圖1中，A1-A2是垂直於電晶體的通道長度方向的剖面圖，B1-B2是平行於電晶體的通道長度方向的剖面圖。圖1所示的半導體裝置包括第一疊層體210a和第二疊層體210b。第一疊層體210a在下部具有使用第一半導體材料的電晶體160，並在上部具有使用第二半導體材料的電晶體162。另外，第二疊層體210b在下部具有使用第二半導體材料的電晶體170，並在上部也具有使用第二半導體材料的電晶體172。此外，在第一疊層體210a中，將包含使用第一半導體材料的電晶體160的層用作疊層體213a，將包含使用第二半導體材料的電晶體162的層用作疊層體213b。另外，在第二疊層體210b中，將包含使用第二半導體材料的電晶體170的層用作疊層體213c，將包含使用第二半導體材料的電晶體172的層用作疊層體213d。
另外，圖1示出第一疊層體210a具有一個電晶體 160、一個電晶體162和一個電容器164的結構，但是也可以採用第一疊層體210a具有多個電晶體160、多個電晶體162和多個電容器164的結構。與此相同，圖1示出第二疊層體210b具有一個電晶體170、一個電晶體172和一個電容器174的結構，但是也可以採用第二疊層體210b具有多個電晶體170、多個電晶體172和多個電容器174的結構。
在此，較佳第一半導體材料與第二半導體材料不同。例如，可以將氧化物半導體以外的半導體材料用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳使用單晶半導體。使用這種半導體材料的電晶體容易進行高速工作。除此之外，也可以使用有機半導體材料等。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。
作為電晶體160、電晶體162、電晶體170及電晶體172，可以使用n通道型電晶體和p通道型電晶體中的任一種。在此，說明電晶體160、電晶體162、電晶體170及電晶體172都為n通道型電晶體的情況。另外，本發明的一個實施例的技術本質在於為了保持信息而將如氧化物半導體的能夠充分地降低截止電流的半導體材料用於電晶體162及電晶體172，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116地設置的雜質區域120；接觸於雜質區域120的金屬化合物區域124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。注意，雖然有時在圖中不明確具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時包括源極區和汲極區而表示為源極電極和汲極電極。換言之，在本說明書等中，源極電極的記載有可能包括源極區。
電極126連接到電晶體160的金屬化合物區域124的一部分。在此，電極126用作電晶體160的源極電極或汲極電極。另外，在基板100上以圍繞電晶體160的方式設置有元件分離絕緣層106，並且以接觸電晶體160的方式設置有絕緣層128。注意，為了實現高集成化，較佳如圖1所示電晶體160不具有側壁絕緣層。另一方面，當重視電晶體160的特性時，也可以在閘極電極110的側面設置側壁絕緣層，並且以包括形成在與該側壁絕緣層重疊的區域中的雜質濃度不同的區域的方式設置雜質區域120。
電晶體162包括：設置在絕緣層128等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極或汲極電極142a及源極電極或汲極電極142b；覆蓋氧化物半導體層144、源極電極或汲極電極142a及源極電極或汲極電極142b的閘極絕緣層146；在閘極絕緣層146上 以重疊於氧化物半導體層144的方式設置的閘極電極148a。另外，第二疊層體210b中的電晶體170及電晶體172的結構可以與電晶體162相同。
在此，氧化物半導體層144等的用於電晶體的氧化物半導體層較佳藉由被充分地去除氫等的雜質，並且藉由被供給足夠的氧，來被高純度化。明確而言，例如，將氧化物半導體層的氫濃度設定為5×1019atoms/cm3以下，較佳設定為5×1018atoms/cm3以下，更佳地設定為5×1017atoms/cm3以下。另外，藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectroscopy)來測量上述氧化物半導體層中的氫濃度。像這樣，在氫濃度被充分地降低並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(zeptoampere)等於1×10-21A)以下，較佳為10zA以下。如此，藉由使用i型化(本質化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體(電晶體162、電晶體170、電晶體172等)。
注意，雖然在電晶體162、電晶體170、電晶體172等中，為了抑制因微型化而在元件之間產生洩漏，使用被加工為島狀的氧化物半導體層，但是也可以採用不加工為島狀的結構。當不將氧化物半導體層加工為島狀時，可以 防止因加工時的蝕刻而導致的氧化物半導體層的污染。
電容器164包括：源極電極或汲極電極142a；閘極絕緣層146；以及導電層148b。換言之，源極電極或汲極電極142a用作電容器164的一個電極，導電層148b用作電容器164的另一個電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保源極電極或汲極電極142a和導電層148b之間的絕緣性。再者，當不需要電容時，也可以採用不設置電容器164的結構。電容器174的結構也與電容器164相同。
另外，在電晶體162和電容器164中，較佳將源極電極或汲極電極142a及源極電極或汲極電極142b的端部形成為錐形形狀。藉由將源極電極或汲極電極142a及源極電極或汲極電極142b的端部形成為錐形形狀，可以提高閘極絕緣層146的覆蓋性，並防止斷開。在此，將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從垂直於剖面(與基板的表面正交的面)的方向觀察具有錐形形狀的層(例如，源極電極或汲極電極142a)時，該層的側面和底面所形成的傾斜角。電晶體170、電晶體172及電容器174也與此相同。
在電晶體162及電容器164上設置有絕緣層150及絕緣層152。再者，在形成於閘極絕緣層146、絕緣層150、絕緣層152等中的開口中設置有電極154，並且在絕緣層152上形成與電極154連接的佈線156。另外，雖 然在圖1中示出使用電極126及電極154將金屬化合物區域124、源極電極或汲極電極142b和佈線156連接，但是本發明的一個實施例不侷限於此。例如，也可以將源極電極或汲極電極142b直接連接到金屬化合物區域124。或者，也可以將佈線156直接連接到源極電極或汲極電極142b。
另外，在圖1中，電極126與電極154彼此重疊，該電極126連接金屬化合物區域124與源極電極或汲極電極142b，而該電極154連接源極電極或汲極電極142b與佈線156。換言之，用作電晶體160的源極電極或汲極電極的電極126與電晶體162的源極電極或汲極電極142b接觸的區域重疊於電晶體162的源極電極或汲極電極142b與電極154接觸的區域。藉由採用這種平面佈局，可以抑制因接觸區域造成的元件面積的增大。也就是說，可以提高半導體裝置的集成度。
在本實施例中，第一疊層體210a中的電晶體160的至少一部分與電晶體162及電容器164重疊。例如，電容器164的導電層148b的至少一部分與電晶體162的源極電極或汲極電極142a及電晶體160的閘極電極110重疊。藉由採用這種平面佈局，可以實現儲存單元的高集成化。例如，當以最小加工尺寸為F時，可以將儲存單元所占的面積設定為15F2至25F2。
另外，在第二疊層體210b中也電晶體170的至少一部分與電晶體172及電容器174重疊。例如，電容器174 的電極(相當於電容器164的導電層148b)的至少一部分與電晶體172的源極電極或汲極電極(相當於電晶體162的源極電極或汲極電極142a)及電晶體170的閘極電極(相當於電晶體160的閘極電極110)重疊。如此，藉由隔著絕緣層158層疊得到集成化的第一疊層體210a和第二疊層體210b，可以進一步實現半導體裝置的集成化。
另外，雖然在圖1中說明層疊第一疊層體210a和第二疊層體210b的例子，但是本發明的一個實施例不侷限於此，可以採用三層以上的疊層結構。在此情況下，作為第三疊層體的結構，可以使用與第二疊層體210b同樣的結構。藉由使用這種疊層結構，可以進一步實現半導體裝置的集成化。
<半導體裝置的電路結構>
接著，參照圖2A-1至圖2A-2和圖2B至圖2C對圖1所示的半導體裝置的電路結構及其工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
<基本結構>
在圖2A-1所示的半導體裝置中，第一佈線(1st Line)與電晶體160的源極電極(或汲極電極)電連接，第二佈線(2nd Line)與電晶體160的汲極電極(或源極 電極)電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極及電晶體162的汲極電極(或源極電極)與電容器164的一個電極電連接，第五佈線(5th Line)與電容器164的另一個電極電連接。另外，圖2A-1所示的電路結構相當於圖1所示的第一疊層體210a包括的電路結構，用作儲存單元。
在此，作為電晶體162，例如，應用上述使用氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀出所保持的資料。
注意，對電晶體160沒有特別的限制，例如，應用使用氧化物半導體之外的半導體材料的電晶體。從提高資料的讀出速度的觀點來看，例如，較佳使用利用單晶矽的電晶體等的開關速度快的電晶體。
在圖2B所示的半導體裝置中，第一佈線(1st Line)與電晶體170的源極電極(或汲極電極)電連接，第二佈線(2nd Line)與電晶體170的汲極電極(或源極電極)電連接。另外，第三佈線(3rd Line)與電晶體172的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體172的閘極電極電連接。再者，電晶體170的閘極 電極及電晶體172的汲極電極(或源極電極)與電容器174的一個電極電連接，第五佈線(5th Line)與電容器174的另一個電極電連接。另外，圖2B所示的電路結構相當於圖1所示的第二疊層體210b包括的電路結構。
在此，作為電晶體170和電晶體172，應用上述使用氧化物半導體的電晶體。上述使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由使電晶體172成為截止狀態，可以極長時間地保持電晶體170的閘極電極的電位。再者，藉由具有電容器174，容易保持施加到電晶體170的閘極電極的電荷，另外，也容易讀出所保持的資料。另外，將使用氧化物半導體的電晶體170和電晶體172的通道長度(L)設定為10nm以上且1000nm以下，所以該電晶體170和電晶體172具有耗電量小，並工作速度充分快的特徵。
另外，如圖2C所示那樣，也可以採用在圖2A-1中不設置電容器164的結構。這與圖2B的情況也相同，可以採用不設置電容器174的結構。
在圖2A-1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如以下所示那樣進行資料的寫入、保持以及讀出。另外，在圖2B所示的半導體裝置中也可以與圖2A-1同樣地進行資料的寫入、保持以及讀出，所以省略詳細說明。
首先，參照圖2A-1對資料的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀 態的電位，以使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加所定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下，將施加低電位的電荷稱為電荷QL，而將施加高電位的電荷稱為電荷QH)中的任一個施加到電晶體160的閘極電極。另外，也可以利用施加三個或其以上的不同的電位的電荷提高儲存容量。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線施加所定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線獲取不同的電位。這是因為一般而言，在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加QH時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加QL時的外觀上的臨界值Vth_L的緣故。在此，外觀上的臨界電壓是指使電晶體160成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L的中間電位V0，可以辨別對電晶體160的閘極電極施加的電荷。例如，在寫入中對電晶體160的閘極電極施加QH的情況下，當第五佈線的 電位成為V0(>Vth_H)時，電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加QL的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體160也一直處於“截止狀態”。因此，從第二佈線的電位可以讀出所保持的資料。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資料。像這樣，為了讀出所定的儲存單元的資料，且不讀出除此以外的儲存單元的資料，對讀出的物件之外的儲存單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。另外，對讀出的物件之外的儲存單元的第五佈線施加不管閘極電極的狀態怎麼樣都使電晶體160成為“導通狀態”的電位，也就是大於Vth_L的電位，即可。
接著，對資料的改寫進行說明。資料的改寫與上述資料的寫入及保持同樣地進行。也就是說，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，以使電晶體162成為導通狀態。由此，對電晶體160的閘極電極及電容器164施加第三佈線的電位(有關新的資料的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為施加有有關新的資料的電荷的狀態。
像這樣，根據本發明的一個實施例的半導體裝置，藉由再次進行資料的寫入，可以直接改寫資料。因此，不需 要快閃記憶體等所需要的利用高電壓從浮動閘極抽出電荷的工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，電晶體162的汲極電極(或源極電極)藉由與電晶體160的閘極電極電連接，起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極相同的作用。由此，有時將圖式中的電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接的部分稱為浮動閘極部FG。當電晶體162處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的洩漏電流導致的儲存在浮動閘極部FG中的電荷的消失。也就是說，藉由利用使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資料的非揮發性儲存裝置。
例如，當室溫(25℃)下的電晶體162的截止電流為10zA(1zA(zeptoampere)等於1×10-21A)以下，並電容器164的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣層(隧道絕緣層)的劣化的問題。也就是說，可以解決以往的將電子注入到浮動閘極時的閘極 絕緣層的劣化的問題。這意味著不存在原理上的寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除時所需要的高電壓。
圖2A-1所示的半導體裝置可以被認為如圖2A-2所示的半導體裝置，其中，構成該半導體裝置的電晶體等的要素包括電阻器及電容器。換言之，可以認為在圖2A-2中，電晶體160和電容器164分別包括電阻器和電容器而構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容和形成在閘極電極和通道形成區之間的電容)的電容值。
在電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏充分小的條件下，當R1和R2滿足R1≧ROS、R2≧ROS時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以說成資料的保持期間)。
與此相反，當R1、R2以及ROS不滿足該條件時，即使電晶體162的截止電流充分小，也難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，發生在源極電極與閘極電極之間的洩漏電流等)大的 緣故。由此，可以說本實施例所公開的半導體裝置較佳滿足上述關係。
另一方面，C1和C2較佳滿足C1≧C2的關係。這原因是：藉由使C1較為大，當利用第五佈線控制浮動閘極部FG的電位時，可以將第五佈線的電位高效地施加到浮動閘極部FG，從而可以將施加到第五佈線的電位之間(例如，讀出電位和非讀出電位)的電位差抑制為低。
藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160的閘極絕緣層或電容器164的絕緣層來控制。C1和C2也是與此相同的。因此，較佳適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
在本實施例所示的半導體裝置中，浮動閘極部FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施例的浮動閘極部FG具有與快閃記憶體等的浮動閘極根本不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該主要原因起因於藉由施加高電場來發生穿隧電流的快閃記憶體的根本原理。
另一方面，本實施例的半導體裝置根據使用氧化物半導體的電晶體的開關工作，而不使用如上所述的利用穿隧電流注入電荷的原理。就是說，不需要如快閃記憶體那樣的用來注入電荷的高電場。由此，因為不需要考慮到控制 閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
此外，不需要高電場及大型週邊電路(升壓電路等)的一點也優越於快閃記憶體。例如，在寫入兩個階段(1位元)的資料的情況下，在一個儲存單元中，可以使施加到根據本實施例的儲存單元的電壓(同時施加到儲存單元的各端子的最大電位與最小電位之間的差異)的最大值為5V以下，較佳為3V以下。
在使構成電容器164的絕緣層的相對介電常數εr1和構成電晶體160的絕緣層的相對介電常數εr2為不同的情況下，容易使構成電容器164絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2．S2≧S1(較佳的是，S2≧S1)，且實現C1≧C2。明確而言，例如，在構成電容器164的絕緣層中採用由氧化鉿等的high-k材料構成的膜，或者由氧化鉿等的high-k材料構成的膜和由氧化物半導體構成的膜的疊層結構，而可以將εr1設定為10以上，較佳為15以上，並且，在構成閘極電容的絕緣層中採用氧化矽，而可以實現εr2=3至4。
藉由採用這種結構的組合，可以使根據本發明的一個實施例的半導體裝置進一步高集成化。
另外，為了增大半導體裝置的儲存容量，除了高集成化以外還可以採用多值化的方法。例如，藉由採用對儲存單元之一寫入三個階段以上的資料的結構，與寫入兩個階段的資料的情況相比，可以增大儲存容量。例如，藉由不 僅向第一電晶體的閘極電極供應如上所述的施加低電位的電荷QL、施加高電位的電荷QH，而且還供應施加其他電位的電荷Q，可以實現多值化。在此情況下，即使採用不使F2充分小的電路結構也可以確保充分的儲存容量。
另外，上述說明使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況，但是當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
如上所述，根據本實施例的半導體裝置適合於高集成化，但是藉由根據本發明的一個實施例的佈線共同化及接觸區域的縮小等，可以提供更提高集成度的半導體裝置。
<應用例子>
接著，使用圖3至圖19B對上述半導體裝置的應用例子進行說明。
圖3是半導體裝置的方塊圖的一個例子。圖3所示的半導體裝置具有儲存單元陣列201、第一驅動電路202及第二驅動電路203。
首先，對儲存單元陣列201進行說明。儲存單元陣列201具有層疊的儲存單元陣列211a至211c。
儲存單元陣列211a包括：n個(n是2以上的整數)位元線BL；m個(m是2以上的整數)信號線S；m個字線WL；k個(k是n以下或m以下的自然數)源極線SL；以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元212a的區域。在此，作為儲存單元212a，較佳使用圖 2A-1所示的結構。另外，與儲存單元陣列211a連接的信號線S表示為信號線S(1，1)至S(m，1)，字線WL表示為字線WL(1，1)至WL(m，1)。另外，與儲存單元陣列211a連接的位元線BL表示為位元線BL(1，1)至BL(n，1)。
儲存單元212a包括第一電晶體、第二電晶體及第一電容器。在此，儲存單元212a相當於圖1所示的第一疊層體210a所具有的結構。再者，在儲存單元212a中，第一電晶體相當於圖2A-1所示的結構中的電晶體160，第二電晶體相當於電晶體162，第一電容器相當於電容器164。在各儲存單元212a中，第一電晶體的閘極電極與第二電晶體的汲極電極(或源極電極)與第一電容器的一個電極電連接，並且源極線SL與第一電晶體的源極電極電連接。再者，位元線BL與第二電晶體的源極電極(或汲極電極)與第一電晶體的汲極電極電連接，字線WL與第一電容器的另一個電極電連接，並且信號線S與第二電晶體的閘極電極電連接。換言之，源極線SL相當於圖2A-1所示的結構中的第一佈線(1st Line)，位元線BL相當於第二佈線(2nd Line)及第三佈線(3rd Line)，信號線S相當於第四佈線(4th Line)，並且字線WL相當於第五佈線(5th Line)。
藉由將具有第一半導體材料及第二半導體材料的儲存單元212a適用於儲存單元陣列211a，可以確保充分的保持期間且使讀出工作高速化。
儲存單元陣列211b包括：n個(n是2以上的整數)位元線BL；m個(m是2以上的整數)信號線S；m個字線WL；k個(k是n以下或m以下的自然數)源極線SL；以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元212b的區域。在此，作為儲存單元212b，較佳使用圖2B所示的結構。另外，與儲存單元陣列211b連接的信號線S表示為信號線S(1，2)至S(m，2)，字線WL表示為字線WL(1，2)至WL(m，2)。此外，與儲存單元陣列211b連接的位元線BL表示為位元線BL(1，2)至BL(n，2)
儲存單元212b包括第三電晶體、第四電晶體及第二電容器。在此，儲存單元212b相當於圖1所示的第二疊層體210b所具有的結構。再者，在儲存單元212b中，第三電晶體相當於圖2B所示的結構中的電晶體170，第四電晶體相當於電晶體172，第二電容器相當於電容器174。在各儲存單元212b中，第三電晶體的閘極電極與第四電晶體的汲極電極(或源極電極)與第二電容器的一個電極電連接，並且源極線SL與第三電晶體的源極電極電連接。再者，位元線BL與第四電晶體的源極電極(或汲極電極)與第三電晶體的汲極電極電連接，字線WL與第二電容器的另一個電極電連接，並且信號線S與第四電晶體的閘極電極電連接。換言之，源極線SL相當於圖2B所示的結構中的第一佈線(1st Line)，位元線BL相當於第二佈線(2nd Line)及第三佈線(3rd Line)，信號線S 相當於第四佈線(4th Line)，並且字線WL相當於第五佈線(5th Line)。
注意，儲存單元陣列211c可以採用與儲存單元陣列211b相同的結構，因此省略詳細的說明。就是說，儲存單元陣列211c具有多個儲存單元212c。另外，與儲存單元陣列211c連接的信號線S表示為信號線S(1，3)至S(m，3)，字線WL表示為字線WL(1，3)至WL(m，3)。此外，與儲存單元陣列211c連接的位元線BL表示為位元線BL(1，3)至BL(n，3)。
藉由將具有第二半導體材料的儲存單元212b及儲存單元212c適用於儲存單元陣列211b及儲存單元陣列211c，可以充分地確保資料的保持期間而不使製造程序複雜。
而且，藉由層疊儲存單元陣列211a至211c，可以實現半導體裝置的高集成化。
注意，雖然圖3示出儲存單元陣列211a至211c分別不連接的情況，但是本發明的一個實施例不侷限於此。例如，也可以藉由將儲存單元陣列211a所具有的源極線SL與儲存單元陣列211b所具有的源極線SL電連接，使儲存單元212a與儲存單元212b電連接。由此，可以減少源極線SL的個數。此外，藉由將連接到儲存單元212a的源極線SL與連接到儲存單元212b的源極線SL電連接，可以使儲存單元212a與儲存單元212b電連接。
注意，在圖3所示的半導體裝置中，作為儲存單元陣 列211a至211c採用儲存單元配置為縱m個(行)×橫n個(列)的矩陣狀的結構，但是本發明的一個實施例不侷限於此。儲存單元陣列211a至211c不必需要同樣的儲存單元結構，可以採用分別不同的儲存單元結構。
第一驅動電路202及第二驅動電路203分別包括多個電路。第一驅動電路202具有選擇器221、包括緩衝等的電路222及行解碼器223。另外，第二驅動電路203具有選擇器231、電路群232及列解碼器233。電路群232具有寫入電路群234、讀出電路群235及暫存器群236。
在此，圖4示出表示圖3所示的半導體裝置的疊層狀態的一個例子的簡單方塊圖。圖4所示的半導體裝置中，儲存單元陣列201具有包括三層的疊層體的結構，第一驅動電路202及第二驅動電路203具有包括一層的疊層體的結構。儲存單元陣列211a設置在第一疊層體210a中，儲存單元陣列211b設置在第二疊層體210b中，儲存單元陣列211c設置在第二疊層體210b上的疊層體中。另外，第一驅動電路202及第二驅動電路203設置在第一疊層體210a中。
圖5示出圖3及圖4所示的半導體裝置中的選擇器231的電路圖的一個例子。在此，對選擇器231設置在第一疊層體210a中的情況進行說明。選擇器231具有多個電晶體。另外，選擇器231藉由BL(1，1)至BL(n，1)與儲存單元陣列211a連接。與此相同，選擇器231藉由BL(1，2)至BL(n，2)與儲存單元陣列211b連 接，藉由BL(1，3)至BL(n，3)與儲存單元陣列211c連接。根據選層信號LAY1、LAY2和LAY3，選擇器231使位元線BL和電路群232的端子導通。如果信號LAY1活動，則BL(1，1)至BL(n，1)和電路群232的端子導通。如果信號LAY2活動，則BL(1，2)至BL(n，2)和電路群232的端子導通。如果信號LAY3活動，則BL(1，3)至BL(n，3)和電路群232的端子導通。
圖6示出圖3及圖4所示的半導體裝置中的電路群232的方塊圖的一個例子。在此，對電路群232設置在第一疊層體210a中的情況進行說明。電路群232具有寫入電路群234、讀出電路群235及暫存器群236。寫入電路群234具有多個寫入電路237，被輸入寫使能信號WE、寫入電位Vwrite和從暫存器群236輸出的信號，從多個寫入電路237輸出的輸出信號分別輸入到選擇器231。讀出電路群235具有讀出電路238，被輸入讀使能信號RE和讀出電位Vread，輸出信號輸入到暫存器群236。另外，讀出電路238的進行讀出的端子連接到選擇器231。暫存器群236被輸入輸入資料DIN，輸出輸出資料DOUT。另外，暫存器群236被輸入讀出電路群235的輸出信號，輸出輸入到寫入電路群234的信號。輸入到寫入電路群234的信號也可以是彼此反向的信號成對。另外，寫入電路237、讀出電路238及暫存器239的個數分別與儲存單元陣列的列數相同。
下面，對圖6所示的電路群232的工作進行說明。對 從外部到暫存器群236寫入資料的工作、從暫存器群236到外部讀出資料的工作、從暫存器群236到儲存單元寫入資料的工作及從儲存單元到暫存器群236讀出資料的工作進行說明。
藉由使信號DIN儲存在暫存器群236中，進行從外部到暫存器群236寫入資料的工作。藉由將儲存在暫存器群236中的資料作為信號DOUT輸出，進行從暫存器群236到外部的讀出資料的工作。另外，藉由如下步驟進行從暫存器群236到儲存單元寫入資料的工作：在寫使能信號WE活動的期間中，寫入電路群234根據從暫存器群236輸出的信號選擇且輸出寫入電壓。其結果，寫入電壓供應到位元線BL，資料寫入到儲存單元。藉由如下步驟進行從儲存單元到暫存器群236讀出資料的工作；在讀使能信號RE活動的期間中，藉由讀出電路群235辨別位元線的電位從儲存單元讀出且輸出資料，並將上述被輸出的資料儲存在暫存器群236中。
作為讀出電路238，例如，可以使用圖7所示的讀出電路。圖7所示的讀出電路具有讀出放大器SA、成為負荷的電晶體及開關。讀出放大器SA是比較位元線電位與讀出電壓Vread且輸出其結果的。由讀使能信號RE決定讀出電路和位元線的導通。
作為寫入電路237，例如，可以使用圖8所示的寫入電路。圖8所示的寫入電路由三個開關構成，根據彼此反向的信號成對選擇Vwrite和GND中的任一個電位，根據 寫使能信號WE決定是否供給所選擇的電位。
圖9示出圖3及圖4所示的半導體裝置的選擇器221的電路圖的一個例子。在此，對選擇器221設置在第一疊層體210a的情況進行說明。
選擇器221具有多個電晶體。另外，選擇器221藉由WL(1，1)至WL(m，1)及S(1，1)至S(m，1)與儲存單元陣列211a連接。與此相同，選擇器211藉由WL(1，2)至WL(m，2)及S(1，2)至S(m，2)與儲存單元陣列211b連接，藉由WL(1，3)至WL(m，3)及S(1，3)至S(m，3)與儲存單元陣列211c連接。 根據選層信號LAY1、LAY2和LAY3，選擇器221使字線WL及信號線S和電路222的端子導通。如果信號LAY1活動，則WL(1，1)至WL(m，1)及S(1，1)至S(m，1)和電路222的端子導通。如果信號LAY2活動，則WL(1，2)至WL(m，2)及S(1，2)至S(m，2)和電路222的端子導通。如果信號LAY3活動，則WL(1，3)至WL(m，3)及S(1，3)至S(m，3)和電路222的端子導通。
藉由使用第一半導體材料來形成設置在第一驅動電路202及第二驅動電路203的電路，可以使第一驅動電路202及第二驅動電路203高速工作。
圖10是示出圖3所示的半導體裝置的疊層狀態的另一個例子的簡單方塊圖。在圖10所示的半導體裝置中，儲存單元陣列201具有包括三層的疊層體的結構，第一驅 動電路202所具有的選擇器221a、221b、221c以及第二驅動電路203所具有的選擇器231a、231b、231c具有包括三層的疊層體的結構，第一驅動電路202及第二驅動電路203所具有的其他電路具有包括一層的疊層體的結構。儲存單元陣列211a、選擇器221a及選擇器231a設置在第一疊層體210a中，儲存單元陣列211b、選擇器221b及選擇器231b設置在第二疊層體210b中，儲存單元陣列211c、選擇器221c及選擇器231c設置在第三疊層體210c中。
圖11示出圖10所示的半導體裝置的第二驅動電路203中的選擇器231a、231b及231c的電路圖的一個例子。圖11所示的選擇器具有與圖5所示的選擇器相同的電路結構。圖11與圖5的差異是選擇器的疊層結構。在圖5中，選擇器所具有的電晶體設置在第一疊層體210a中，但是在圖11中，選擇器所具有的電晶體設置在三層。例如，第二驅動電路203中的選擇器231a形成在與儲存單元陣列211a相同的層，選擇器231b形成在與儲存單元陣列211b相同的層，選擇器231c形成在與儲存單元陣列211c相同的層。也就是說，第二驅動電路203中的選擇器231a包含第一半導體材料，選擇器231b及選擇器231c包含第二半導體材料。
作為圖10所示的半導體裝置的電路群232，採用與圖4所示的半導體裝置的電路群232相同的電路結構及疊層結構，即可。詳細說明可以參照圖6所示的方塊圖的例 子。
圖12示出圖10所示的半導體裝置的第一驅動電路202中的選擇器221a、221b、221c的電路圖的一個例子。圖12所示的選擇器具有與圖9所示的選擇器相同的電路結構。圖12與圖9的差異是選擇器的疊層結構。在圖9中，選擇器所具有的電晶體設置在第一疊層體210a中，但是在圖12中，選擇器所具有的電晶體設置在三層。例如，第一驅動電路202中的選擇器221a形成在與儲存單元陣列211a相同的層，選擇器221b形成在與儲存單元陣列211b相同的層，選擇器221c形成在與儲存單元陣列211c相同的層。也就是說，第一驅動電路202中的選擇器221a包含第一半導體材料，選擇器221b及選擇器221c包含第二半導體材料。
藉由採用這樣結構，可以減小驅動電路所占的面積且提高儲存密度。另外，藉由增大儲存單元陣列的面積，可以提高儲存容量。
圖13是示出圖3所示的半導體裝置中的疊層狀態的另一個例子的簡單方塊圖。在圖13所示的半導體裝置中，儲存單元陣列201具有三層的疊層體的結構，第一驅動電路202及第二驅動電路203具有部分由多個層構成的疊層結構。儲存單元陣列211a、選擇器221a、選擇器231a及電路群232a設置在第一疊層體210a中，儲存單元陣列211b、選擇器221b、選擇器231b及電路群232b設置在第二疊層體210b中，儲存單元陣列211c、選擇器 221c及選擇器231c設置在第三疊層體210c中。
圖13與圖10的差異是第二驅動電路203的結構。例如，在圖10中，第二驅動電路203中的電路群232是一層的結構，但是在圖13中，第二驅動電路203中的電路群232a和232b是兩層的結構。
作為圖13所示的半導體裝置的選擇器231a至231c以及選擇器221a、221b、221c，採用與圖10所示的半導體裝置的選擇器231a、231b、231c以及選擇器221a至221c相同的電路結構及疊層結構，即可。詳細說明分別可以參照圖11及圖12所示的方塊圖的例子。
圖14示出圖13所示的半導體裝置的第二驅動電路203中的電路群232a、232b及選擇器231a、231b、231c的電路圖的一個例子。圖14所示的電路群232a、232b具有與圖6所示的電路群232相同的電路結構。圖14所示的電路群232a和232b與圖6所示的電路群232的差異是疊層結構。在圖6中，電路群232所具有的電晶體設置在第一疊層體210a中，但是在圖14中，電路群232a和232b所具有的電晶體設置在兩層。例如，第二驅動電路203中的電路群232a形成在與儲存單元陣列211a相同的層，電路群232b形成在與儲存單元陣列211b相同的層。也就是說，第二驅動電路203中的電路群232a包含第一半導體材料，電路群232b包含第二半導體材料。
圖14所示的電路群232a具有暫存器群236和讀出電路群235。圖14所示的電路群232b具有寫入電路群 234。作為讀出電路群235所具有的讀出電路，例如可以使用圖7所示的讀出電路。作為寫入電路群234所具有的寫入電路，例如可以使用圖15所示的寫入電路。圖15所示的寫入電路由包含第二半導體材料的三個電晶體構成，根據彼此反向的信號成對選擇Vwrite和GND中的任一個電位，根據寫使能信號WE決定是否供給所選擇的電位。
藉由採用這樣結構，可以減小驅動電路所占的面積且提高儲存密度。另外，藉由增大儲存單元陣列的面積，可以提高儲存容量。
注意，雖然在本實施例中，對將儲存單元陣列201、第一驅動電路202或第二驅動電路203層疊為三層的例子進行說明，但是本發明的一個實施例不侷限於此，可以採用兩層或四層以上的疊層結構。
<半導體裝置的製造方法>
接著，對上述半導體裝置的製造方法的一個例子進行說明。以下，首先參照圖16A至圖17D對第一疊層體210a中的下部電晶體160的製造方法進行說明，然後參照圖18A至圖19B對上部電晶體162及電容器164的製造方法進行說明。注意，第二疊層體210b中的電晶體170、電晶體172及電容器174的製造方法與電晶體162及電容器164的製造方法相同，所以省略其詳細說明。
<下部電晶體的製造方法>
參照圖16A至圖17D對下部電晶體160的製造方法進行說明。
首先，準備包含半導體材料的基板100。作為包含半導體材料的基板，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。在此，作為一個例子，示出作為包含半導體材料的基板100使用單晶矽基板的情況。注意，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是在本說明書等中，“SOI基板”還包括在絕緣表面上設置有由矽以外的材料構成的半導體層的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽類半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的構成。
作為包含半導體材料的基板100，較佳使用矽晶片等的單晶半導體基板，因為這樣可以使半導體裝置的讀出工作高速化。
在基板100上形成用作用來形成元件分離絕緣層的掩模的保護層102(參照圖16A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。另外，在該製程的前後，為了控制電晶體的臨界電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100。在半導體為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、 鋁、鎵等。
接著，將上述保護層102用作掩模進行蝕刻，去除不被保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成從其他半導體區域分離的半導體區域104(參照圖16B)。作為該蝕刻，較佳使用乾蝕刻，但是也可以使用濕蝕刻。根據被蝕刻材料可以適當地選擇蝕刻氣體或蝕刻液。
接著，以覆蓋半導體區域104的方式形成絕緣層，並選擇性地去除與半導體區域104重疊的區域的絕緣層，從而形成元件分離絕緣層106(參照圖16C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等來形成。作為去除絕緣層的方法，有CMP(化學機械拋光)等的拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後或在形成元件分離絕緣層106之後，去除上述保護層102。
在此，CMP處理是指以被加工物的表面為標準而根據該標準藉由化學、機械的複合作用使表面平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料和被加工物表面之間的化學反應以及砂布和被加工物的機械拋光的作用對被加工物的表面進行拋光。
另外，作為元件分離絕緣層106的形成方法，除了選擇性地去除絕緣層的方法以外，還可以使用藉由導入氧來 形成絕緣區域的方法等。
接著，在半導體區域104的表面上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是以後成為閘極絕緣層的層，例如可以藉由半導體區域104表面的熱處理(熱氧化處理或熱氮化處理等)形成。也可以使用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用選自He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任一種的混合氣體來進行。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層較佳採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或疊層結構。另外，至於絕緣層的厚度，例如可以設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成包含導電材料的層。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，在本實施例中，作為一個例子示出使用金屬材料形成包含導電材料的層的情況。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108和閘極電極110(參照圖 16C)。
接著，對半導體區域104添加磷(P)或砷(As)等形成通道形成區116及雜質區域120(參照圖16D)。在此，為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。在此，雖然可以適當地設定所添加的雜質的濃度，但是當半導體元件被高度微型化時，較佳將其濃度設定為高。
另外，也可以在閘極電極110的周圍形成側壁絕緣層，來形成其中添加有濃度不同的雜質元素的雜質區域。
接著，以覆蓋閘極電極110和雜質區域120等的方式形成金屬層122(參照圖17A)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。較佳使用藉由與構成半導體區域104的半導體材料起反應來成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料發生反應。由此，形成接觸雜質區域120的金屬化合物區域124(參照圖17A)。另外，在作為閘極電極110使用多晶矽等的情況下，還在閘極電極110與金屬層122接觸的部分中形成金屬化合物區域。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，較佳使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合 物區域藉由金屬材料與半導體材料之間的反應形成並具有足夠高的導電性。藉由形成該金屬化合物區域，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，在與金屬化合物區域124的一部分接觸的區域中形成電極126(參照圖17B)。例如，可以藉由形成包含導電材料的層之後對該層選擇性地進行蝕刻來形成電極126。包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料來形成。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。
接著，以覆蓋藉由上述製程形成的各結構的方式形成絕緣層128(參照圖17C)。絕緣層128可以使用包含氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是較佳將低介電常數(low-k)材料用於絕緣層128，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層128。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層128。注意，雖然在此採用絕緣層128的單層結構，但是所公開的發明的一個實施例不侷限於此。也可以採用兩層以上的疊層結構。當採用三層結構 時，例如，可以採用氧氮化矽層、氮氧化矽層和氧化矽層的疊層結構。
另外，也可以在形成絕緣層128之後在絕緣層128中形成到達金屬化合物區域124的開口，並埋入該開口形成電極126。
在此情況下，例如，可以在包括開口的區域中藉由PVD法形成薄的鈦膜，並藉由CVD法形成薄的氮化鈦膜，然後埋入開口形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成面上的氧化膜(自然氧化膜等)，並且降低與下部電極等(在此，金屬化合物區域124等)的接觸電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
藉由上述製程形成使用包含半導體材料的基板100的電晶體160(參照圖17C)。由此可以形成疊層體213a。這種電晶體160具有能夠進行高速工作的特徵。因此，藉由作為讀出用電晶體使用該電晶體，可以高速地進行資料的讀出。
然後，作為形成電晶體162及電容器164之前的處理，對絕緣層128進行CMP處理來使閘極電極110及電極126的上面露出(參照圖17D)。作為使閘極電極110及電極126的上面露出的處理，除了CMP處理之外還可以使用蝕刻處理等，但是為了提高電晶體162的特性，較佳使絕緣層128的表面盡可能地平坦。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
另外，在上述製程中作為下部電晶體，說明電晶體160的製造方法，但是當製造下部電晶體時，可以製造圖4及圖3等所示的第一驅動電路202及第二驅動電路203。
<上部電晶體的製造方法>
接著，參照圖18A至圖18D及圖19A和圖19B對上部電晶體162及電容器164的製造方法進行說明。
首先，在閘極電極110、電極126、絕緣層128等上形成氧化物半導體層，並且加工該氧化物半導體層，來形成氧化物半導體層144(參照圖18A)。另外，在形成氧化物半導體層之前，還可以在閘極電極110、電極126、絕緣層128上設置用作基底的絕緣層。作為該絕緣層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。
作為用於氧化物半導體層的材料，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O 類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；或者In-O類材料、Sn-O類材料、Zn-O類材料等。另外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，並對其組成比並沒有特別的限制。另外，還可以包含In、Ga、Zn以外的元素。
另外，氧化物半導體層也可以使用以化學式InMO3(ZnO)m(m>0)表示的材料的薄膜。在此，M表示選自Ga、Al、Mn和Co中的一種或多種金屬元素。例如，作為M，有Ga、Ga及Al、Ga及Mn或Ga及Co等。
另外，氧化物半導體層的厚度較佳為3nm以上且30nm以下。這是因為若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂的緣故。
較佳藉由氫、水、羥基或氫化物等雜質不容易混入的方法製造氧化物半導體層。例如，可以藉由濺射法等製造氧化物半導體層。
在本實施例中，藉由使用In-Ga-Zn-O類氧化物靶材的濺射法，形成氧化物半導體層。
當作為氧化物半導體使用In-Ga-Zn-O類材料時，例如可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的氧化物靶材。另外，靶材的材料及組成不侷限於上述記載。例如，也可以使用In2O3：Ga2O3：ZnO=1： 1：2[莫耳數比]的組成比的氧化物靶材。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳地為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y。
靶材的填充率為90%以上且100%以下，較佳為95%以上且99.9%以下。這是因為藉由使用高填充率的靶材，所形成的氧化物半導體層可以成為緻密的膜的緣故。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍下、氧氣圍下或稀有氣體和氧的混合氣圍下等，即可。此外，為了防止氫、水、羥基、氫化物等混入氧化物半導體層，較佳採用使用充分去除了氫、水、羥基、氫化物等的雜質的高純度氣體的氣圍。
例如，可以藉由下述製程形成氧化物半導體層。
首先，將基板放置在被保持為減壓狀態的沉積室內，並對基板進行加熱以使基板溫度為超過200℃且500℃以下，較佳為超過300℃且500℃以下，更佳地為350℃以上且450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並 使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，作為排氣單元，較佳使用低溫泵、離子泵、鈦昇華泵等的吸附型的真空泵。另外，作為排氣單元，也可以使用配置有冷阱的渦輪泵。由於在利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基、氫化物等的雜質(更佳地還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基、氫化物等的雜質濃度。
當成膜時的基板溫度是低溫(例如，100℃以下)時，由於含有氫原子的物質有可能混入到氧化物半導體中，所以較佳將基板加熱到上述溫度。藉由將基板加熱到上述溫度而形成氧化物半導體層，由於基板溫度為高溫，所以氫結合被熱切斷而含有氫原子的物質不容易被引入到氧化物半導體層中。從而，藉由在將基板加熱到上述溫度的狀態下形成氧化物半導體層，可以充分降低包含在氧化物半導體層中的氫、水、羥基、氫化物等的雜質濃度。此外，可以減少因濺射而產生的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離是60mm；壓力是0.4Pa；直流(DC)電源是0.5kW；基板溫度是400℃；成膜氣圍是氧(氧流量比率100%)氣圍。另外，藉由使用脈衝直流電源，可以減輕在進行成膜時產生的粉狀物質(也稱為微粒、塵屑)，且膜厚度分佈也變得均勻，所以是較佳的。
另外，較佳的是，在藉由濺射法形成氧化物半導體層 之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體層的被形成表面的表面上的粉狀物質(也稱為微粒、塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，而對基板一側的表面進行修改。此外，也可以使用氮、氦、氧等的氣體代替氬。
藉由在氧化物半導體層上形成所希望的形狀的掩模之後，對該氧化物半導體層進行蝕刻，可以加工氧化物半導體層。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。另外，作為氧化物半導體層的蝕刻，可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，也可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質而改善氧化物半導體層144的結構，而降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度為250℃以上且700℃以下，較佳為450℃以上且600℃以下或者低於基板的應變點。作為惰性氣體氣圍，較佳應用以氮或稀有氣體(氦、氖或氬等)為主要成分且不包含水或氫等的氣圍。例如，將引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳設定為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
作為熱處理，例如，可以將被處理物引入使用電阻發 熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在該期間，不使氧化物半導體層144接觸大氣，而避免水或氫的混入。
由於上述熱處理具有去除氫或水等的效果，所以也可以將該熱處理稱為脫水化處理、脫氫化處理等。例如，也可以在將氧化物半導體層加工為島狀之前、形成閘極絕緣層之後等的時序進行該熱處理。另外，這種脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與源極電極及汲極電極相同的層形成的佈線)的導電層，並且加工該導電層來形成源極電極或汲極電極142a、源極電極或汲極電極142b(參照圖18B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構也可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在氮化鈦膜上層疊鈦膜的兩層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將源極電極或汲極電極142a 及源極電極或汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
較佳以形成的源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裏，錐形角例如較佳為30°以上且60°以下。 藉由以源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷裂。
上部電晶體的通道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳使用波長為幾nm至幾十nm的極短的極紫外線(Extreme Ultraviolet)。利用極紫外線的曝光的解析度高且聚焦深度大。由此，可以將後面形成的電晶體的通道長度(L)形成為10nm以上至1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
接著，形成閘極絕緣層146，以覆蓋源極電極或汲極 電極142a、142b並與氧化物半導體層144的一部分接觸。(參照圖18C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146使用氧化矽、氮化矽、氧氮化矽等的材料來形成。此外，閘極絕緣層146也可以使用包含第13族元素及氧的材料來形成。作為包含第13族元素及氧的材料，例如可以使用氧化鎵、氧化鋁、氧化鋁鎵等。再者，閘極絕緣層146也可以包含氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0、y>0、z>0))等的高介電常數(high-k)材料。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作較佳將其形成得較薄。例如，當使用氧化矽時，可以將閘極絕緣層146形成為1nm以上且100nm以下厚，較佳形成為10nm以上且50nm以下厚。
閘極絕緣層146較佳使用不使氫、水等雜質混入到層中的方法形成。這是因為當閘極絕緣層146包含氫、水等雜質時，有如下憂慮的緣故：因氫、水等雜質侵入到氧化物半導體層中或該氫、水等雜質抽出氧化物半導體層中的氧而使氧化物半導體層的背通道低電阻化(n型化)，因此形成寄生通道。因此，閘極絕緣層146較佳以儘量不包含氫、水等雜質的方式來形成。例如，較佳藉由濺射法來 形成。作為形成時使用的濺射氣體，較佳使用去除了氫、水等雜質的高純度氣體。
另外，在很多情況下，用於氧化物半導體層144的氧化物半導體材料包含第13族元素。因此，當使用包含第13族元素及氧的材料形成接觸於氧化半導體層144的閘極絕緣層146時，可以使與氧化物半導體層144之間的介面保持良好狀態。這是因為包含第13族元素及氧的材料與氧化物半導體材料搭配良好的緣故。例如，藉由使氧化物半導體層144和使用氧化鎵的閘極絕緣層146接觸地設置，可以減少在氧化物半導體層144與閘極絕緣層146之間的介面產生的氫的沉積(pileup)。另外，由於氧化鋁具有不容易透射水的特性，因此從防止水侵入到氧化物半導體層144中的觀點來看，使用該材料是較佳的。
當如上述那樣將閘極絕緣層形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩漏電流的問題，作為閘極絕緣層146較佳使用上述high-k材料。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
另外，閘極絕緣層146較佳包含多於化學計量組成比的氧。例如，當作為閘極絕緣層146使用氧化鎵時，化學計量組成比可以表示為Ga2O3+α(0<α<1)。另外，當作為閘 極絕緣層146使用氧化鋁時，化學計量組成比可以表示為Al2O3+α(0<α<1)。再者，當作為閘極絕緣層146使用氧化鎵鋁時，化學計量組成比可以表示為GaxAl2-xO3+α(0<x<2、0<α<1)。
另外，也可以在形成氧化物半導體層、形成氧化物半導體層144以及形成閘極絕緣層146中的任一種之後進行氧摻雜處理。“氧摻雜”是指將氧(至少包含氧自由基、氧原子以及氧離子中的任一種)添加到塊(bulk)中的處理。注意，該術語“塊”是為了明確顯示不僅將氧添加到薄膜表面還將氧添加到薄膜內部的情況的目的而使用。另外，“氧摻雜”包括將電漿化的氧添加到塊中的“氧電漿摻雜”。藉由進行氧摻雜處理，可以使包含在氧化物半導體層或閘極絕緣層中的氧多於化學計量組成比。
氧摻雜處理較佳利用ICP(Inductively Coupled Plasma：感應耦合電漿)方式，使用利用微波(例如，頻率為2.45GHz)激發的氧電漿來進行。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，在氮氣圍下以250℃進行1個小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，可以向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺損。
另外，在本實施例中，雖然在形成閘極絕緣層146之 後進行第二熱處理，但是第二熱處理的時序不限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，也可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述，藉由採用第一熱處理和第二熱處理中的至少一個，可以以氧化物半導體層144儘量不包含含有該氫原子的物質的方式使其高純度化。
接著，形成用來形成閘極電極(包括使用與閘極電極相同的層形成的佈線)的導電層，並且加工該導電層來形成閘極電極148a及導電層148b(參照圖18D)。
作為閘極電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹和鈧等的金屬材料或以這些材料為主要成分的合金材料來形成。另外，閘極電極148a及導電層148b可以為單層結構或者疊層結構。
接著，在閘極絕緣層146、閘極電極148a及導電層148b上形成絕緣層150及絕緣層152(參照圖19A)。絕緣層150及絕緣層152可以利用PVD法或CVD法等來形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁、氧化鎵鋁等的無機絕緣材料的材料來形成。另外，作為絕緣層150及絕緣層152，較佳使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150及絕緣層152的介電常數低，可以降低產生在佈線或電極等之間的電容而實現工 作的高速化的緣故。另外，在本實施例中，雖然採用絕緣層150和絕緣層152的單層結構，但是本發明的一個實施例不限定於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150及絕緣層152中形成到達源極電極或汲極電極142b的開口153。然後，在開口153中形成與源極電極或汲極電極142b接觸的電極154，並且在絕緣層152上形成與電極154接觸的佈線156(參照圖19B)。由此，可以形成疊層體213b。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
例如，可以藉由在包括開口153的區域中使用PVD法或CVD法等形成導電層，然後使用蝕刻處理或CMP處理等的方法去除上述導電層的一部分，來形成電極154。
更明確而言，例如，可以在包括開口153的區域中藉由PVD法形成薄的鈦膜，藉由CVD法形成薄的氮化鈦膜，然後埋入開口153地形成鎢膜。在此，藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此為源極電極或汲極電極142b)的接觸電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
另外，當去除上述導電層的一部分形成電極154時，較佳進行加工來使其表面平坦。例如，當在包括開口153的區域中形成薄的鈦膜或氮化鈦膜，然後埋入開口153地形成鎢膜時，可以藉由後面的CMP處理去除不需要的 鎢、鈦、氮化鈦等並提高其表面的平坦性。如此，藉由使包括電極154的表面平坦化，可以在後面的製程中形成良好的電極、佈線、絕緣層、半導體層等。
佈線156藉由在使用濺射法等的PVD法、電漿CVD法等的CVD法形成導電層之後對該導電層進行構圖而形成。作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的任何一種或多種材料。詳細內容與源極電極或汲極電極142a、142b等相同。
藉由上述步驟完成包括電晶體160、電晶體162及電容器164的第一疊層體210a(參照圖19B)。
接著，在第一疊層體210a上形成絕緣層158，在該絕緣層158上形成第二疊層體210b(參照圖1)。第二疊層體210b包括電晶體170、電晶體172及電容器174。在此，電晶體170、電晶體172及電容器174的製造方法與電晶體162及電容器164的製造方法相同，因此省略詳細說明。另外，當在第二疊層體210b上形成第三疊層體或第四疊層體時，隔著絕緣層形成與電晶體170、電晶體172及電容器174相同的電晶體及電容器，即可。
使用氧化物半導體層的電晶體的製造製程不需要高溫處理，可以製造該使用氧化物半導體層的電晶體而不影響到第一疊層體的裝置或佈線。另外，與使用氧化物半導體以外的半導體材料(例如，矽)的電晶體的製造製程數相 比，使用氧化物半導體層的電晶體的製造製程數小。因此，藉由將使用氧化物半導體層的電晶體的疊層體用作第二疊層體或第三疊層體，可以降低製造成本。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而使用。
實施例2
在本實施例中，使用圖20A至20F而對將上述實施例所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施例中，說明將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數位攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子裝置的情況。
圖20A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703和鍵盤704等。在外殼701和外殼702中的至少一個內部設置有儲存電路，並且在該儲存電路中設置有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的筆記本型個人電腦。
圖20B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715和操作按鈕714等。另外，還包括用來操作可攜式資訊終端的觸屏筆712等。在主體 711內部設置有儲存電路，並且在該儲存電路中設置有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的可攜式資訊終端。
圖20C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737彼此連接，並且使電子書閱讀器720可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源開關731、操作鍵733和揚聲器735等。在外殼721和外殼723中的至少一個內部設置有儲存電路，並且在該儲存電路中設置有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的電子書閱讀器。
圖20D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以將如圖20D所示那樣的展開狀態轉換成重疊狀態，可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747、外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線被內置在外殼741中。在外殼740和外殼741中的至少一個內部設置有儲存電路，並且在該 儲存電路中設置有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的行動電話機。
圖20E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。在主體761中設置有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的數位相機。
圖20F示出電視裝置770，包括外殼771、顯示部773和支架775等。可以藉由外殼771所具有的開關、遙控器780來進行電視裝置770的操作。在外殼771和遙控器780內部設置有儲存電路，並且在該儲存電路中安裝有上述實施例所示的半導體裝置。因此，可以實現一種資料寫入及讀出的速度很快，能夠較長期間保持儲存內容，並且其耗電量被充分地降低了的的電視裝置。
如上所述，本實施例所示的電子裝置安裝有上述實施例的半導體裝置。所以，可以實現一種耗電量被降低了的電子裝置。
100‧‧‧基板
106‧‧‧元件分離絕緣層
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區域
124‧‧‧金屬化合物區域
126‧‧‧電極
128‧‧‧絕緣層
142a‧‧‧源極電極或汲極電極
142b‧‧‧源極電極或汲極
144‧‧‧氧化物半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
148b‧‧‧導電層
150‧‧‧絕緣層
152‧‧‧絕緣層
154‧‧‧電極
156‧‧‧佈線
158‧‧‧絕緣層
160‧‧‧電晶體
162‧‧‧電晶體
164‧‧‧電容器
170‧‧‧電晶體
172‧‧‧電晶體
174‧‧‧電容器
210a‧‧‧第一疊層體
210b‧‧‧第二疊層體
210c‧‧‧第三疊層體
213a‧‧‧疊層體
213b‧‧‧疊層體
213c‧‧‧疊層體
213d‧‧‧疊層體

Claims (17)

  1. 一種半導體裝置，包含：基板；在該基板上的第一電晶體；以及在該基板上的第二電晶體，其中，該第一電晶體及該第二電晶體至少部分地相互重疊且絕緣層夾於其間，其中，各該第一電晶體及該第二電晶體包含通道形成區，該通道形成區包含氧化物半導體，其中，該第一電晶體的閘極電連接至該第二電晶體的源極或汲極的一，並且其中，該第二電晶體的通道寬度的每微米的關態電流於室溫低於或等於100zA。
  2. 如請求項第1項的半導體裝置，其中，該第一電晶體的源極或汲極的一電連接至該第二電晶體的該源極或該汲極的另一。
  3. 如請求項第1項的半導體裝置，其中，該第一電晶體的該閘極接觸該第二電晶體的該源極或該汲極的該一。
  4. 一種半導體裝置，包含：包含第一電晶體的驅動電路，該第一電晶體包含通道形成區，該通道形成區包含單晶矽；在該第一電晶體上的第一絕緣層；在該第一絕緣層上的第二電晶體； 在該第二電晶體上的第二絕緣層；以及在該第二絕緣層上的第三電晶體，其中，各該第二電晶體及該第三電晶體包含通道形成區，該通道形成區包含氧化物半導體，其中，該第二電晶體的閘極電連接至該第三電晶體的源極或汲極的一，其中，該第二電晶體及該第三電晶體至少部分地相互重疊，並且其中，該第二電晶體的通道寬度的每微米的關態電流於室溫低於或等於100zA。
  5. 如請求項第4項的半導體裝置，其中，該第二電晶體的源極或汲極的一電連接至該第三電晶體的該源極或該汲極的另一。
  6. 如請求項第4項的半導體裝置，其中，該第二電晶體的該閘極接觸該第三電晶體的該源極或該汲極的該一。
  7. 如請求項第4項的半導體裝置，其中，該驅動電路包含選擇器電路。
  8. 如請求項第4項的半導體裝置，其中，該第一電晶體的該通道形成區形成於單晶矽基板中。
  9. 一種半導體裝置，包含：提供有驅動電路的基板，該基板包含單晶矽；在該基板上的第一絕緣層；在該第一絕緣層上的第一電晶體； 在該第一電晶體上的第二絕緣層；以及在該第二絕緣層上的第二電晶體，其中，各該第一電晶體及該第二電晶體包含通道形成區，該通道形成區包含氧化物半導體，其中，該第一電晶體的閘極電連接至該第二電晶體的源極或汲極的一，其中，該第一電晶體及該第二電晶體至少部分地相互重疊，並且其中，該第二電晶體的通道寬度的每微米的關態電流於室溫低於或等於100zA。
  10. 如請求項第9項的半導體裝置，其中，該第一電晶體的源極或汲極的一電連接至該第二電晶體的該源極或該汲極的另一。
  11. 如請求項第9項的半導體裝置，其中，該第一電晶體的該閘極接觸該第二電晶體的該源極或該汲極的該一。
  12. 如請求項第9項的半導體裝置，其中，該驅動電路包含選擇器電路。
  13. 一種半導體裝置，包含：包含單晶矽的基板；在該基板上的第一記憶單元，該第一記憶單元包含第一電晶體；在該基板上的絕緣層；以及在該絕緣層上的第二記憶單元，該第二記憶單元包含 第二電晶體，其中，各該第一電晶體及該第二電晶體包含通道形成區，該通道形成區包含氧化物半導體，其中，該第一電晶體及該第二電晶體至少部分地相互重疊，並且其中，該第二電晶體的通道寬度的每微米的關態電流於室溫低於或等於100zA。
  14. 如請求項第13項的半導體裝置，其中，提供包含電晶體的驅動電路於該基板及該第一記憶單元之間，並且其中，該電晶體的通道形成區形成於該基板中。
  15. 如請求項第1、4、9及13項中之任一項的半導體裝置，其中，該氧化物半導體包含銦。
  16. 如請求項第1、4、9及13項中之任一項的半導體裝置，其中，該氧化物半導體含有氫於低於或等於5×1019atoms/cm3的濃度。
  17. 如請求項第1、4、9及13項中之任一項的半導體裝置，其中，該氧化物半導體含有載子於低於或等於1×1012/cm3的濃度。
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US (6) US8378403B2 (zh)
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WO (1) WO2012002186A1 (zh)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101850567B1 (ko) * 2010-07-16 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
KR101924231B1 (ko) 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8772849B2 (en) * 2011-03-10 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
WO2013042562A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI709244B (zh) 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
JP2014195243A (ja) * 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP5776728B2 (ja) * 2013-06-03 2015-09-09 トヨタ自動車株式会社 半導体装置
JP6570817B2 (ja) * 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
EP2884542A3 (en) * 2013-12-10 2015-09-02 IMEC vzw Integrated circuit device with power gating switch in back end of line
WO2015121771A1 (en) 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
TWI767772B (zh) 2014-04-10 2022-06-11 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR102259172B1 (ko) 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
JP6570417B2 (ja) 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
WO2016187396A1 (en) * 2015-05-20 2016-11-24 Eaton Corporation Modular and serviceable electromagnetic clutch assembly
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
CN107646137B (zh) 2015-06-23 2022-03-08 英特尔公司 可叠置薄膜存储器
KR102513517B1 (ko) * 2015-07-30 2023-03-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
KR102687427B1 (ko) 2015-12-28 2024-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 포함하는 표시 장치
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US10043858B2 (en) 2016-04-27 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US10586495B2 (en) 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
US10403627B2 (en) * 2016-10-11 2019-09-03 Imec Vzw Memory device for a dynamic random access memory
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
US10074602B2 (en) * 2016-11-11 2018-09-11 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
WO2018211398A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
DE112018002779T5 (de) 2017-06-02 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
WO2018224911A1 (ja) 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11682667B2 (en) 2017-06-27 2023-06-20 Semiconductor Energy Laboratory Co., Ltd. Memory cell including cell transistor including control gate and charge accumulation layer
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US10535659B2 (en) 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices
WO2019106479A1 (en) 2017-11-30 2019-06-06 Semiconductor Energy Laboratory Co., Ltd. Memory device
US10734474B2 (en) 2018-07-30 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure and methods of fabrication thereof
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US20220108985A1 (en) 2019-01-29 2022-04-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
WO2020245697A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
WO2020258246A1 (en) 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional flash memory device with increased storage density
CN114097083A (zh) 2019-06-28 2022-02-25 株式会社半导体能源研究所 显示装置

Family Cites Families (222)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0612799B2 (ja) 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62254462A (ja) * 1986-04-28 1987-11-06 Sony Corp メモリ装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
EP0469215B1 (en) 1990-07-31 1995-11-22 International Business Machines Corporation Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
US5930608A (en) 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
EP0923138B1 (en) 1993-07-26 2002-10-30 Seiko Epson Corporation Thin -film semiconductor device, its manufacture and display sytem
KR0128826B1 (ko) 1993-12-31 1998-04-08 김주용 디램셀 제조방법
JP3126630B2 (ja) 1994-06-20 2001-01-22 キヤノン株式会社 ディスプレイ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5675185A (en) * 1995-09-29 1997-10-07 International Business Machines Corporation Semiconductor structure incorporating thin film transistors with undoped cap oxide layers
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5770483A (en) * 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance drain-to-gate connection
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH1140772A (ja) 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3410976B2 (ja) * 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
JP3174852B2 (ja) 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053166A (ja) 1999-08-09 2001-02-23 Sony Corp 半導体装置およびその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP3713418B2 (ja) * 2000-05-30 2005-11-09 光正 小柳 ３次元画像処理装置の製造方法
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
JP2002026283A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp 多層構造のメモリ装置及びその製造方法
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
US6429484B1 (en) * 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093171A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体記憶装置および読み出し方法
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6625057B2 (en) 2000-11-17 2003-09-23 Kabushiki Kaisha Toshiba Magnetoresistive memory device
JP2002203913A (ja) * 2000-12-28 2002-07-19 Hitachi Ltd 半導体記憶装置の製造方法および半導体記憶装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4306142B2 (ja) 2001-04-24 2009-07-29 株式会社日立製作所 画像表示装置及びその製造方法
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4262433B2 (ja) 2002-02-20 2009-05-13 株式会社日立製作所 半導体装置の製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004103855A (ja) 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
TW556303B (en) * 2002-10-25 2003-10-01 Nanya Technology Corp Test key of detecting whether the overlay of active area and memory cell structure of DRAM with vertical transistors is normal and test method of the same
JP3944455B2 (ja) * 2003-01-31 2007-07-11 松下電器産業株式会社 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004362696A (ja) * 2003-06-05 2004-12-24 Nec Electronics Corp 半導体記憶装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7319633B2 (en) 2003-12-19 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4534132B2 (ja) 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) * 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP2007081335A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
JP2007250862A (ja) 2006-03-16 2007-09-27 Seiko Epson Corp 半導体装置、集積回路、及び電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7785938B2 (en) 2006-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd Semiconductor integrated circuit, manufacturing method thereof, and semiconductor device using semiconductor integrated circuit
JP5227536B2 (ja) * 2006-04-28 2013-07-03 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP5525694B2 (ja) * 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2009134274A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 液晶表示装置の作製方法
WO2009060922A1 (en) 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP2009122250A (ja) 2007-11-13 2009-06-04 Seiko Epson Corp 電気光学装置及び電子機器
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7679951B2 (en) 2007-12-21 2010-03-16 Palo Alto Research Center Incorporated Charge mapping memory array formed of materials with mutable electrical characteristics
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR101442175B1 (ko) * 2008-05-23 2014-09-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR20100038986A (ko) 2008-10-07 2010-04-15 삼성전자주식회사 산화물 박막 트랜지스터를 포함하는 적층 메모리 장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101547325B1 (ko) * 2008-10-27 2015-08-26 삼성전자주식회사 트랜지스터 및 이를 포함하는 반도체 소자
KR101547326B1 (ko) * 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
KR101772639B1 (ko) * 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2491586B1 (en) 2009-10-21 2019-11-20 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
EP2519969A4 (en) 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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