JP2023071841A - 半導体装置 - Google Patents

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清 加藤
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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。【解決手段】第１のトランジスタと第２のトランジスタを有し、第１のトランジスタと第２のトランジスタとは少なくとも一部が重畳する第１のメモリセルと、第３のトランジスタと第４のトランジスタを有し、第３のトランジスタと第４のトランジスタとは少なくとも一部が重畳する第２のメモリセルと、駆動回路と、を有し、第２のメモリセルは、第１のメモリセル上に設けられ、第１のトランジスタは、第１の半導体材料を含んで構成され、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタ、は、第２の半導体材料を含んで構成される半導体装置である。【選択図】図１

Description

本発明は、半導体素子を利用した半導体装置およびその作製方法に関する。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の
記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フラッシュメモリは、フローティングゲートに電荷を保持させるため、または、そ
の電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である
。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の
高速化が容易ではないという問題もある。
特開昭５７－１０５８８９号公報
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が
可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを
目的の一とする。さらには、新たな構造に係る半導体装置の集積度を高めることを目的の
一とする。
本発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化され
た酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が
極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化
された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわた
って情報を保持することが可能になる。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様は、第１のビット線にソース又はドレインの一方が接続され、第１のソー
ス線にソースまたはドレインの他方が接続された第１のトランジスタと、第１のトランジ
スタのゲートに接続された第２のトランジスタと有する第１のメモリセルと、第２のビッ
ト線にソースまたはドレインの一方が接続され、第２のソース線にソースまたはドレイン
の他方が接続された第３のトランジスタと、第３のトランジスタのゲートに接続された第
４のトランジスタと有する第２のメモリセルと、前記第１のメモリセル及び前記第２のメ
モリセルを駆動する駆動回路と、を有し、第１のトランジスタのチャネル形成領域を形成
する半導体材料と、第２乃至第４のトランジスタのチャネル形成領域を形成する半導体材
料は異なったものであり、第２のメモリセルは第１のメモリセルの少なくとも一部が重畳
するように積層されたメモリセルアレイを有する半導体装置である。
上記構成において、第１のトランジスタのチャネル形成領域を形成する半導体材料は、酸
化物半導体以外の半導体材料を含んで構成されることが好ましい。また、上記構成におい
て、第２乃至第４のトランジスタのチャネル形成領域を形成する半導体材料は、酸化物半
導体材料を含んで構成されることが好ましい。
また、上記構成において、駆動回路の一部は、第１のトランジスタのチャネル形成領域を
形成する半導体材料を含んで構成されることが好ましい。また、上記構成において、駆動
回路の一部は、前記第２乃至第４のトランジスタのチャネル形成領域を形成する半導体材
料を含んで構成されることが好ましい。
また、上記構成において、駆動回路の一部は、第１のトランジスタのチャネル形成領域を
形成する半導体材料を含んで構成され、駆動回路の他の一部は、第２乃至第４のトランジ
スタのチャネル形成領域を形成する半導体材料を含んで構成されることが好ましい。
また、上記構成において、第１のソース線は、前記第２のソース線と電気的に接続される
ことが好ましい。また、上記構成において、駆動回路は、第１のメモリセルまたは第２の
メモリセルのいずれかを選択するセレクタ回路を有することが好ましい。また、上記構成
において前記第１のビット線および前記第２のビット線は、セレクタ回路に電気的に接続
されることが好ましい。
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、本発
明の一態様はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる
材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例え
ば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不
要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、
消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期
にわたって記憶内容を保持することが可能である。
また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半
導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく
、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情
報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するた
めの動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
さらに、本発明の一態様では、メモリセルや駆動回路の一部を積層することにより、集積
度を向上させた半導体装置を提供することが可能である。
半導体装置の断面図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置を用いた電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について
、図１乃至図１９を参照して説明する。
〈半導体装置の断面構成〉
図１に、半導体装置の断面を示す。図１において、Ａ１－Ａ２は、トランジスタのチャネ
ル長方向に垂直な断面図であり、Ｂ１－Ｂ２は、トランジスタのチャネル長方向に平行な
断面図である。図１に示す半導体装置は、第１の積層体２１０ａと第２の積層体２１０ｂ
を有する。第１の積層体２１０ａには、下部に第１の半導体材料を用いたトランジスタ１
６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、第２
の積層体２１０ｂは、下部に第２の半導体材料を用いたトランジスタ１７０を有し、上部
にも第２の半導体材料を用いたトランジスタ１７２を有する。また、第１の積層体２１０
ａにおいて、第１の半導体材料を用いたトランジスタ１６０を含む層を積層体２１３ａと
し、第２の半導体材料を用いたトランジスタ１６２を含む層を積層体２１３ｂとする。ま
た、第２の積層体２１０ｂにおいて、第２の半導体材料を用いたトランジスタ１７０を含
む層を積層体２１３ｃとし、第２の半導体材料を用いたトランジスタ１７２を含む層を積
層体２１３ｄとする。
また、図１において、第１の積層体２１０ａは、トランジスタ１６０とトランジスタ１６
２と容量素子１６４とを、一つずつ有する構成を示すが、それぞれ複数有する構成も含む
。同様に、第２の積層体２１０ｂも、トランジスタ１７０とトランジスタ１７２と容量素
子１７４とを、一つずつ有する構成を示すが、それぞれ複数有する構成も含む。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例
えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化
物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコ
ン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用い
ることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたト
ランジスタは、高速動作が容易である。他に、有機半導体材料などを用いてもよい。一方
で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とす
る。
トランジスタ１６０、トランジスタ１６２、トランジスタ１７０およびトランジスタ１７
２には、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることが
できる。ここでは、トランジスタ１６０、トランジスタ１６２、トランジスタ１７０およ
びトランジスタ１７２は、いずれもｎチャネル型トランジスタとして説明する。また、本
発明の一態様の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を
十分に低減することが可能な半導体材料をトランジスタ１６２およびトランジスタ１７２
に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装
置の具体的な構成をここで示すものに限定する必要はない。
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けら
れたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物
領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１
１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電
極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有し
ない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。ま
た、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を
含めてソース電極やドレイン電極と表現することがある。つまり、本明細書等において、
ソース電極との記載には、ソース領域が含まれうる。
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。
ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０に接して絶縁層１２８が設けられている。なお、高集積
化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を
有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合
には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁
層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設け
ても良い。
トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸
化物半導体層１４４と電気的に接続されているソース電極またはドレイン電極１４２ａ、
およびソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極ま
たはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、を覆うゲー
ト絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設け
られたゲート電極１４８ａと、を有する。なお、第２の積層体２１０ｂにおけるトランジ
スタ１７０およびトランジスタ１７２の構成は、トランジスタ１６２と同様にすることが
できる。
ここで、酸化物半導体層１４４など、トランジスタに用いられる酸化物半導体層は水素な
どの不純物が十分に除去されることにより、また、十分な酸素が供給されることにより、
高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素
濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化
物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉ
ｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水
素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャッ
プ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が１×１０１２／ｃｍ３
未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃ
ｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１
μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０－２１Ａ）以下
、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化
された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ（トラン
ジスタ１６２、トランジスタ１７０、トランジスタ１７２など）を得ることができる。
なお、トランジスタ１６２やトランジスタ１７０、トランジスタ１７２などには、微細化
に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を
用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に
加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、およ
び導電層１４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１４２ａ
は、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他
方の電極として機能する。このような構成とすることにより、十分な容量を確保すること
ができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、
ソース電極またはドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保する
ことができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすること
もできる。容量素子１７４の構成も、容量素子１６４と同様である。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向
上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６
０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極
またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向か
ら観察した際に、当該層の側面と底面がなす傾斜角を示す。トランジスタ１７０、トラン
ジスタ１７２、容量素子１７４についても同様である。
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設
けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成さ
れた開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配線
１５６が形成される。なお、図１では電極１２６および電極１５４を用いて、金属化合物
領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続している
が、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極１４
２ｂを直接、金属化合物領域１２４に接続させても良い。または、配線１５６を直接、ソ
ース電極またはドレイン電極１４２ｂに接続させても良い。
なお、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂと
を接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６とを接続
する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極
やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはド
レイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイ
ン電極１４２ｂと、電極１５４と、が接する領域と重なっている。このような平面レイア
ウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することが
できる。つまり、半導体装置の集積度を高めることができる。
本実施の形態では、第１の積層体２１０ａにおけるトランジスタ１６０は、トランジスタ
１６２及び容量素子１６４と、少なくとも一部が重畳するように設けられている。例えば
、容量素子１６４の導電層１４８ｂは、トランジスタ１６２のソース電極またはドレイン
電極１４２ａ及びトランジスタ１６０のゲート電極１１０と、少なくとも一部が重畳して
設けられている。このような、平面レイアウトを採用することにより、メモリセルの高集
積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を
１５Ｆ２～２５Ｆ２とすることが可能である。
また、第２の積層体２１０ｂにおいても、トランジスタ１７０は、トランジスタ１７２及
び容量素子１７４と、少なくとも一部が重畳するように設けられている。例えば、容量素
子１７４の電極（容量素子１６４の導電層１４８ｂに相当）は、トランジスタ１７２のソ
ース電極またはドレイン電極（トランジスタ１６２のソース電極またはドレイン電極１４
２ａに相当）及びトランジスタ１７０のゲート電極（トランジスタ１６０のゲート電極１
１０に相当）と、少なくとも一部が重畳して設けられている。このように、集積化された
第１の積層体２１０ａと第２の積層体２１０ｂとを絶縁層１５８を介して積層することに
より、さらに半導体装置の集積化を図ることができる。
なお、図１においては、第１の積層体２１０ａと第２の積層体２１０ｂの２層を積層する
例について説明したが、本発明の一態様はこれに限定されず、３層以上の積層構造とする
ことができる。その場合は、第３の積層体の構成として、第２の積層体２１０ｂと同様の
構成を適用することができる。このような積層構造を適用することで、半導体装置の集積
化をさらに図ることができる。
〈半導体装置の回路構成〉
次に、図１に示す半導体装置の回路構成およびその動作について、図２を参照して説明す
る。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すため
に、ＯＳの符号を併せて付す場合がある。
〈基本構成〉
図２（Ａ－１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジ
スタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（
２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電
気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２の
ソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉ
ｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、ト
ランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電
極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎ
ｅ）と、容量素子１６４の電極の他方は電気的に接続されている。なお、図２（Ａ－１）
に示す回路構成は、図１に示す第１の積層体２１０ａに含まれる回路構成に相当し、メモ
リセルとして機能する。
ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１
６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、
容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷
の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されないが、例えば、酸化物半導体以外の
半導体材料を用いたトランジスタを適用される。情報の読み出し速度を向上させるという
観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高
いトランジスタを適用するのが好適である。
図２（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ
１７０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎ
ｄ Ｌｉｎｅ）とトランジスタ１７０のドレイン電極（またはソース電極）とは、電気的
に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１７２のソー
ス電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ
）と、トランジスタ１７２のゲート電極とは、電気的に接続されている。そして、トラン
ジスタ１７０のゲート電極と、トランジスタ１７２のドレイン電極（またはソース電極）
は、容量素子１７４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）
と、容量素子１７４の電極の他方は電気的に接続されている。なお、図２（Ｂ）に示す回
路構成は、図１に示す第２の積層体２１０ｂに含まれる回路構成に相当する。
ここで、トランジスタ１７０およびトランジスタ１７２には、上述の酸化物半導体を用い
たトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が
極めて小さいという特徴を有している。このため、トランジスタ１７２をオフ状態とする
ことで、トランジスタ１７０のゲート電極の電位を極めて長時間にわたって保持すること
が可能である。そして、容量素子１７４を有することにより、トランジスタ１７０のゲー
ト電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易に
なる。なお、酸化物半導体を用いたトランジスタ１７０およびトランジスタ１７２は、チ
ャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動
作速度も十分に高いという特徴を有する。
また、図２（Ｃ）に示すように、図２（Ａ－１）において容量素子１６４を設けない構成
とすることも可能である。これは、図２（Ｂ）の場合も同様であり、容量素子１７４を設
けない構成とすることできる。
図２（Ａ－１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。なお、図２（Ｂ）に示す半導体装置においても、図２（Ａ－１）と同様に情報の書き
込み、保持、読出しを行うことができるため、詳細な説明は省略する。
はじめに、情報の書き込みおよび保持について図２（Ａ－１）を参照して説明する。まず
、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ
１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲー
ト電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電
極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電
荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のい
ずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を
適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１
６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ト
ランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の
配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷
を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線
の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｑ
Ｌが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、ト
ランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ること
で、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的
に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とさ
れる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。この
ため、図中、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１
６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合が
ある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に
埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化
物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるト
ランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フロー
ティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸
化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能
な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０－２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
図２（Ａ－１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図２（Ａ－２）のように考えることが可能である。
つまり、図２（Ａ－２）では、トランジスタ１６０および容量素子１６４が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞ
れ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成
する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれトランジスタ１
６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲ
ート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソ
ース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成
領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい
条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷
の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオ
フ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくするこ
とで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配
線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５
の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く
抑えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によっ
て制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶
縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積
Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・
Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易で
ある。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウ
ムなどのｈｉｇｈ－ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ－ｋ材料でな
る膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５
以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝
３～４とすることができる。
このような構成を併せて用いることで、本発明の一態様に係る半導体装置の、より一層の
高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を
与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現すること
ができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、本発明の一態
様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体
装置を提供することが可能である。
〈応用例〉
次に、上述の半導体装置の応用例について、図３乃至図１９を用いて説明する。
図３は、半導体装置のブロック図の一例である。図３に示す半導体装置は、メモリセルア
レイ２０１と、第１の駆動回路２０２と、第２の駆動回路２０３と、を有する。
まず、メモリセルアレイ２０１について説明する。メモリセルアレイ２０１は、積層され
たメモリセルアレイ２１１ａ～２１１ｃを有する。
メモリセルアレイ２１１ａは、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｍ本（ｍは
２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｋ本（ｋはｎ以下またはｍ以下の
自然数）のソース線ＳＬと、メモリセル２１２ａが、縦ｍ個（行）×横ｎ個（列）のマト
リクス状に配置された領域と、を有する。ここで、メモリセル２１２ａとしては、図２（
Ａ－１）に示す構成を用いることが好ましい。また、メモリセルアレイ２１１ａと接続す
る信号線Ｓを、信号線Ｓ（１，１）～Ｓ（ｍ，１）と表し、ワード線ＷＬを、ワード線Ｗ
Ｌ（１，１）～ＷＬ（ｍ，１）と表す。また、メモリセルアレイ２１１ａと接続するビッ
ト線ＢＬを、ビット線ＢＬ（１，１）～ＢＬ（ｎ，１）と表す。
メモリセル２１２ａは、第１のトランジスタ、第２のトランジスタ、第１の容量素子をそ
れぞれ有している。ここで、メモリセル２１２ａは、図１に示す第１の積層体２１０ａが
有する構成に相当する。また、メモリセル２１２ａにおいて、第１のトランジスタは、図
２（Ａ－１）に示す構成におけるトランジスタ１６０に、第２のトランジスタはトランジ
スタ１６２に、第１の容量素子は、容量素子１６４に、それぞれ相当する。各メモリセル
２１２ａにおいて、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン
電極（またはソース電極）と、第１の容量素子の電極の一方とは、電気的に接続され、ソ
ース線ＳＬと、第１のトランジスタのソース電極とは、電気的に接続されている。また、
ビット線ＢＬと、第２のトランジスタのソース電極（またはドレイン電極）と、第１のト
ランジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、第１の容量素子の電
極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電
気的に接続されている。つまり、ソース線ＳＬが、図２（Ａ－１）に示す構成における第
１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び
第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワ
ード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
メモリセルアレイ２１１ａに、第１の半導体材料および第２の半導体材料を含むメモリセ
ル２１２ａを適用することにより、十分な保持期間を確保しつつ、読み出し動作を高速化
することができる。
メモリセルアレイ２１１ｂは、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｍ本（ｍは
２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｋ本（ｋはｎ以下またはｍ以下の
自然数）のソース線ＳＬと、メモリセル２１２ｂが、縦ｍ個（行）×横ｎ個（列）のマト
リクス状に配置された領域と、を有する。ここで、メモリセル２１２ｂとしては、図２（
Ｂ）に示す構成を用いることが好ましい。また、メモリセルアレイ２１１ｂと接続する信
号線Ｓを、信号線Ｓ（１，２）～Ｓ（ｍ，２）と表し、ワード線ＷＬを、ワード線ＷＬ（
１，２）～ＷＬ（ｍ，２）と表す。また、メモリセルアレイ２１１ｂと接続するビット線
ＢＬを、ビット線ＢＬ（１，２）～ＢＬ（ｎ，２）と表す。
メモリセル２１２ｂは、第３のトランジスタ、第４のトランジスタ、第２の容量素子をそ
れぞれ有している。ここで、メモリセル２１２ｂは、図１に示す第２の積層体２１０ｂが
有する構成に相当する。また、メモリセル２１２ｂにおいて、第３のトランジスタは、図
２（Ｂ）に示す構成におけるトランジスタ１７０に、第４のトランジスタはトランジスタ
１７２に、第２の容量素子は、容量素子１７４に、それぞれ相当する。各メモリセル２１
２ｂにおいて、第３のトランジスタのゲート電極と、第４のトランジスタのドレイン電極
（またはソース電極）と、第２の容量素子の電極の一方とは、電気的に接続され、ソース
線ＳＬと、第３のトランジスタのソース電極とは、電気的に接続されている。また、ビッ
ト線ＢＬと、第４のトランジスタのソース電極（またはドレイン電極）と、第３のトラン
ジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、第２の容量素子の電極の
他方と、は電気的に接続され、信号線Ｓと、第４のトランジスタのゲート電極とは電気的
に接続されている。つまり、ソース線ＳＬが、図２（Ｂ）に示す構成における第１の配線
（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配
線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線Ｗ
Ｌが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
なお、メモリセルアレイ２１１ｃについても、メモリセルアレイ２１１ｂと同様の構成と
することができるため、詳細な説明は省略する。すなわち、メモリセルアレイ２１１ｃは
、複数のメモリセル２１２ｃを有する。また、メモリセルアレイ２１１ｃと接続する信号
線Ｓを、信号線Ｓ（１，３）～Ｓ（ｍ，３）と表し、ワード線ＷＬを、ワード線ＷＬ（１
，３）～ＷＬ（ｍ，３）と表す。また、メモリセルアレイ２１１ｃと接続するビット線Ｂ
Ｌを、ビット線ＢＬ（１，３）～ＢＬ（ｎ，３）と表す。
メモリセルアレイ２１１ｂおよびメモリセルアレイ２１１ｃに、第２の半導体材料を含む
メモリセル２１２ｂおよびメモリセル２１２ｃを適用することにより、作製プロセスを複
雑にすることなく、情報の保持期間を十分に確保することができる。
さらに、メモリセルアレイ２１１ａ～２１１ｃを積層構造とすることにより、半導体装置
の集積化を図ることができる。
なお、図３において、メモリセルアレイ２１１ａ～２１１ｃはそれぞれ接続されていない
場合について示しているが、本発明の一態様はこれに限定されない。例えば、メモリセル
アレイ２１１ａの有するソース線ＳＬと、メモリセルアレイ２１１ｂの有するソース線Ｓ
Ｌとを電気的に接続することにより、メモリセル２１２ａとメモリセル２１２ｂとを電気
的に接続してもよい。これにより、ソース線ＳＬの本数を減らすことができる。または、
メモリセル２１２ａと接続されるソース線ＳＬと、メモリセル２１２ｂと接続されるソー
ス線ＳＬとを電気的に接続することにより、メモリセル２１２ａとメモリセル２１２ｂと
を電気的に接続することもできる。
なお、図３に示す半導体装置では、メモリセルアレイ２１１ａ～２１１ｃにおいて、メモ
リセルが縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置される構成としたが、本発明
の一態様は、これに限定されない。メモリセルアレイ２１１ａ～２１１ｃは、必ずしも同
じメモリセル構成である必要はなく、それぞれ異なるメモリセル構成とすることができる
。
第１の駆動回路２０２および第２の駆動回路２０３は、それぞれ複数の回路を含む。第１
の駆動回路２０２は、セレクタ２２１と、バッファ等を含む回路２２２と、ローデコーダ
２２３とを有する。また、第２の駆動回路２０３は、セレクタ２３１と、回路群２３２と
、コラムデコーダ２３３とを有する。回路群２３２は書き込み回路群２３４と、読み出し
回路群２３５と、レジスタ群２３６とを有する。
ここで、図４に、図３に示す半導体装置の積層状態の一例を表す簡易ブロック図を示す。
図４に示す半導体装置では、メモリセルアレイ２０１は積層体が３層の構造であり、第１
の駆動回路２０２および第２の駆動回路２０３は積層体が１層の構造である。メモリセル
アレイ２１１ａは、第１の積層体２１０ａに設けられ、メモリセルアレイ２１１ｂは、第
２の積層体２１０ｂに設けられ、メモリセルアレイ２１１ｃは、第２の積層体２１０ｂ上
の積層体に設けられる。また、第１の駆動回路２０２および第２の駆動回路２０３は、第
１の積層体２１０ａに設けられる。
図５に、図３及び図４に示す半導体装置のセレクタ２３１の回路図の一例を示す。ここで
、セレクタ２３１は、第１の積層体２１０ａに設けられる場合について説明する。セレク
タ２３１は複数のトランジスタを有する。また、セレクタ２３１は、メモリセルアレイ２
１１ａと、ＢＬ（１，１）～ＢＬ（ｎ，１）を介して接続されている。同様に、メモリセ
ルアレイ２１１ｂとＢＬ（１，２）～ＢＬ（ｎ，２）を介して接続されており、メモリセ
ルアレイ２１１ｃとＢＬ（１，３）～ＢＬ（ｎ，３）を介して接続されている。セレクタ
２３１は、層選択信号ＬＡＹ１、ＬＡＹ２、ＬＡＹ３に従って、ビット線ＢＬと回路群２
３２の端子とを導通させる。信号ＬＡＹ１がアクティブであれば、ＢＬ（１，１）～ＢＬ
（ｎ，１）と回路群２３２の端子とが導通する。信号ＬＡＹ２がアクティブであれば、Ｂ
Ｌ（１，２）～ＢＬ（ｎ，２）と回路群２３２の端子とが導通する。信号ＬＡＹ３がアク
ティブであれば、ＢＬ（１，３）～ＢＬ（ｎ，３）と回路群２３２の端子とが導通する。
図６に、図３及び図４に示す半導体装置の回路群２３２のブロック図の一例を示す。ここ
で、回路群２３２は、第１の積層体２１０ａに設けられる場合について説明する。回路群
２３２は、書き込み回路群２３４と、読み出し回路群２３５と、レジスタ群２３６とを有
する。書き込み回路群２３４は、書き込み回路２３７を複数有し、ライトイネーブル信号
ＷＥと、書き込み電位Ｖｗｒｉｔｅと、レジスタ群２３６から出力される信号とが入力さ
れ、複数の書き込み回路２３７から出力される出力信号それぞれはセレクタ２３１に入力
される。読み出し回路群２３５は、読み出し回路２３８を有し、リードイネーブル信号Ｒ
Ｅと読み出し電位Ｖｒｅａｄが入力され、出力信号がレジスタ群２３６に入力される。ま
た、読み出し回路２３８の読み出しを行う端子がセレクタ２３１に接続される。レジスタ
群２３６は、入力データＤＩＮが入力され、出力データＤＯＵＴを出力する。また、レジ
スタ群２３６は、読み出し回路群２３５の出力信号が入力され、書き込み回路群２３４に
入力される信号を出力する。書き込み回路群２３４に入力される信号は、互いに反転した
信号対であってもよい。なお、書き込み回路２３７、読み出し回路２３８、レジスタ２３
９は、それぞれメモリセルアレイの列の数と同じ数有する。
図６に示す回路群２３２の動作について説明する。外部からレジスタ群２３６にデータを
書き込む動作と、レジスタ群２３６から外部へデータを読み出す動作と、レジスタ群２３
６からメモリセルへデータを書き込む動作と、メモリセルからレジスタ群２３６へデータ
を読み出す動作について説明する。
外部からレジスタ群２３６にデータを書き込む動作は、信号ＤＩＮがレジスタ群２３６に
格納されることで行われる。レジスタ群２３６から外部へデータを読み出す動作は、レジ
スタ群２３６に格納されたデータを信号ＤＯＵＴとして出力することで行われる。また、
レジスタ群２３６からメモリセルへデータを書き込む動作は、ライトイネーブル信号ＷＥ
がアクティブの期間に、書き込み回路群２３４が、レジスタ群２３６から出力される信号
に基づいて書込電圧を選択し、出力することで行われる。その結果、ビット線ＢＬに書込
電圧が供給され、メモリセルへのデータ書き込みが行われる。メモリセルからレジスタ群
２３６へデータを読み出す動作は、リードイネーブル信号ＲＥがアクティブの期間に、読
み出し回路群２３５がビット線電位を判定することでメモリセルからデータを読み出して
出力し、該出力されたデータをレジスタ群２３６に格納することで行われる。
読み出し回路２３８は、例えば、図７に示した読み出し回路を用いることができる。図７
に示した読み出し回路は、センスアンプＳＡと負荷となるトランジスタとスイッチを有す
る。センスアンプＳＡはビット線電位と読み出し電位Ｖｒｅａｄを比較して結果を出力す
る。リードイネーブル信号ＲＥによって読み出し回路とビット線との導通が決定される。
書き込み回路２３７は、例えば、図８に示した書き込み回路を用いることができる。図８
に示した書き込み回路は、３つのスイッチによって構成され、互いに反転する信号対によ
ってＶｗｒｉｔｅとＧＮＤのいずれかの電位が選択され、ライトイネーブル信号ＷＥによ
って選択された電位の供給の有無が決定される。
図９に、図３及び図４に示す半導体装置のセレクタ２２１の回路図の一例を示す。ここで
、セレクタ２２１は、第１の積層体２１０ａに設けられる場合について説明する。
セレクタ２２１は複数のトランジスタを有する。また、セレクタ２２１は、メモリセルア
レイ２１１ａと、ＷＬ（１，１）～ＷＬ（ｍ，１）及びＳ（１，１）～Ｓ（ｍ，１）を介
して接続されている。同様に、メモリセルアレイ２１１ｂと、ＷＬ（１，２）～ＷＬ（ｍ
，２）及びＳ（１，２）～Ｓ（ｍ，２）を介して接続されており、メモリセルアレイ２１
１ｃと、ＷＬ（１，３）～ＷＬ（ｍ，３）及びＳ（１，３）～Ｓ（ｍ，３）を介して接続
されている。セレクタ２２１は、層選択信号ＬＡＹ１、ＬＡＹ２、ＬＡＹ３に従って、ワ
ード線ＷＬ及び信号線Ｓと回路２２２の端子とを導通させる。信号ＬＡＹ１がアクティブ
であれば、ＷＬ（１，１）～ＷＬ（ｍ，１）及びＳ（１，１）～Ｓ（ｍ，１）と回路２２
２の端子とが導通する。信号ＬＡＹ２がアクティブであれば、ＷＬ（１，２）～ＷＬ（ｍ
，２）及びＳ（１，２）～Ｓ（ｍ，２）と回路２２２の端子とが導通する。信号ＬＡＹ３
がアクティブであれば、ＷＬ（１，３）～ＷＬ（ｍ，３）及びＳ（１，３）～Ｓ（ｍ，３
）と回路２２２の端子とが導通する。
第１の駆動回路２０２および第２の駆動回路２０３に設けられる回路を、第１の半導体材
料を用いて形成することにより、第１の駆動回路２０２および第２の駆動回路２０３を高
速動作させることができる。
図１０は、図３に示す半導体装置の積層状態の他の一例を表す簡易ブロック図である。図
１０に示す半導体装置では、メモリセルアレイ２０１は積層体が３層の構造であり、第１
の駆動回路２０２が有するセレクタ２２１ａ、２２１ｂ、２２１ｃ、および第２の駆動回
路２０３が有するセレクタ２３１ａ、２３１ｂ、２３１ｃは積層体が３層の構造であり、
第１の駆動回路２０２および第２の駆動回路２０３が有する他の回路は積層体が１層の構
造である。メモリセルアレイ２１１ａ、セレクタ２２１ａおよびセレクタ２３１ａは、第
１の積層体２１０ａに設けられ、メモリセルアレイ２１１ｂ、セレクタ２２１ｂおよびセ
レクタ２３１ｂは、第２の積層体２１０ｂに設けられ、メモリセルアレイ２１１ｃ、セレ
クタ２２１ｃおよびセレクタ２３１ｃは、第３の積層体２１０ｃに設けられる。
図１１に、図１０に示す半導体装置の第２の駆動回路２０３におけるセレクタ２３１ａ、
２３１ｂ、２３１ｃの回路図の一例を示す。図１１に示すセレクタは、図５に示すセレク
タと同様な回路構成を有する。図１１と、図５との相違は、セレクタの積層構造である。
図５では、セレクタが有するトランジスタは第１の積層体２１０ａに設けられるが、図１
１では、セレクタが有するトランジスタは３層にわたって設けられる。例えば、第２の駆
動回路２０３におけるセレクタ２３１ａは、メモリセルアレイ２１１ａと同じ層に形成さ
れており、セレクタ２３１ｂは、メモリセルアレイ２１１ｂと同じ層に形成されており、
セレクタ２３１ｃは、メモリセルアレイ２１１ｃと同じ層に形成されている。つまり、第
２の駆動回路２０３におけるセレクタ２３１ａは、第１の半導体材料を含んで構成され、
セレクタ２３１ｂおよびセレクタ２３１ｃは、第２の半導体材料を含んで構成される。
図１０に示す半導体装置の回路群２３２は、図４に示す半導体装置の回路群２３２と同じ
回路構成、および積層構造とすればよい。詳細は図６に示したブロック図の例を参照する
ことができる。
図１２に、図１０に示す半導体装置の第１の駆動回路２０２におけるセレクタ２２１ａ、
２２１ｂ、２２１ｃの回路図の一例を示す。図１２に示すセレクタは、図９に示すセレク
タと同様の回路構成を有する。図１２と、図９との相違は、セレクタの積層構造である。
図９では、セレクタが有するトランジスタは第１の積層体２１０ａに設けられるが、図１
２では、セレクタが有するトランジスタは３層にわたって設けられる。例えば、第１の駆
動回路２０２におけるセレクタ２２１ａは、メモリセルアレイ２１１ａと同じ層に形成さ
れており、セレクタ２２１ｂは、メモリセルアレイ２１１ｂと同じ層に形成されており、
セレクタ２２１ｃは、メモリセルアレイ２１１ｃと同じ層に形成されている。つまり、第
１の駆動回路２０２におけるセレクタ２２１ａは、第１の半導体材料を含んで構成され、
セレクタ２２１ｂおよびセレクタ２２１ｃは、第２の半導体材料を含んで構成される。
このような構成を採用することで、駆動回路の占める面積を低減し、記憶密度を高めるこ
とができる。また、メモリセルアレイの面積を増大させることによって、記憶容量を高め
ることができる。
図１３は、図３に示す半導体装置の積層状態の他の一例を表す簡易ブロック図である。図
１３に示す半導体装置では、メモリセルアレイ２０１は積層体が３層の構造であり、第１
の駆動回路２０２および第２の駆動回路２０３が部分的に複数の層からなる積層構造とな
っている。メモリセルアレイ２１１ａ、セレクタ２２１ａ、セレクタ２３１ａ、回路群２
３２ａは、第１の積層体２１０ａに設けられ、メモリセルアレイ２１１ｂ、セレクタ２２
１ｂ、セレクタ２３１ｂおよび回路群２３２ｂは、第２の積層体２１０ｂに設けられ、メ
モリセルアレイ２１１ｃ、セレクタ２２１ｃおよびセレクタ２３１ｃは、第３の積層体２
１０ｃに設けられる。
図１３と、図１０との相違は、第２の駆動回路２０３の構造である。例えば、図１０では
、第２の駆動回路２０３における回路群２３２は１層の構造であるが、図１３では、第２
の駆動回路２０３における回路群２３２ａ、２３２ｂは２層の積層構造である。
図１３に示す半導体装置のセレクタ２３１ａ～２３１ｃおよびセレクタ２２１ａ、２２１
ｂ、２２１ｃは、図１０に示す半導体装置のセレクタ２３１ａ、２３１ｂ、２３１ｃおよ
びセレクタ２２１ａ～２２１ｃと同じ回路構成、および積層構造とすればよい。詳細はそ
れぞれ、図１１および図１２に示したブロック図の例を参照することが出来る。
図１４に、図１３に示す半導体装置の第２の駆動回路２０３における回路群２３２ａ、２
３２ｂおよびセレクタ２３１ａ、２３１ｂ、２３１ｃの回路図の一例を示す。図１４に示
す回路群２３２ａ、２３２ｂは、図６に示す回路群２３２と同様の回路構成を有する。図
１４に示す回路群２３２ａ、２３２ｂと、図６に示す回路群２３２との相違は、積層構造
である。図６では、回路群２３２が有するトランジスタは第１の積層体２１０ａに設けら
れるが、図１４では、回路群２３２ａ、２３２ｂが有するトランジスタは２層にわたって
設けられる。例えば、第２の駆動回路２０３における回路群２３２ａは、メモリセルアレ
イ２１１ａと同じ層に形成されており、回路群２３２ｂは、メモリセルアレイ２１１ｂと
同じ層に形成されている。つまり、第２の駆動回路２０３における回路群２３２ａは、第
１の半導体材料を含んで構成され、回路群２３２ｂは、第２の半導体材料を含んで構成さ
れる。
図１４に示す回路群２３２ａは、レジスタ群２３６と読み出し回路群２３５を有する。図
１４に示す回路群２３２ｂは、書き込み回路群２３４を有する。読み出し回路群２３５が
有する読み出し回路は、例えば、図７に示した読み出し回路を用いることができる。書き
込み回路群２３４が有する書き込み回路は、例えば、図１５に示した書き込み回路を用い
ることができる。図１５に示した書き込み回路は、第２の半導体材料を含む３つのトラン
ジスタによって構成され、互いに反転した信号対によってＶｗｒｉｔｅとＧＮＤのいずれ
かの電位が選択され、ライトイネーブル信号ＷＥによって選択された電位の供給の有無が
決定される。
このような構成を採用することで、駆動回路の占める面積を低減し、記憶密度を高めるこ
とができる。また、メモリセルアレイの面積を増大させることによって、記憶容量を高め
ることができる。
なお、本実施の形態では、メモリセルアレイ２０１、第１の駆動回路２０２または第２の
駆動回路２０３を３層積層する例について説明したが、本発明の一態様はこれに限定され
ず、２層または４層以上の積層構造とすることもできる。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに第１の積
層体２１０ａにおける下部のトランジスタ１６０の作製方法について図１６および図１７
を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法
について図１８および図１９を参照して説明する。なお、第２の積層体２１０ｂにおける
トランジスタ１７０、トランジスタ１７２および容量素子１７４の作製方法は、トランジ
スタ１６２および容量素子１６４の作製方法と同様であるから、詳細については省略する
。
〈下部のトランジスタの作製方法〉
下部のトランジスタ１６０の作製方法について、図１６および図１７を参照して説明する
。
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板としては、シリコ
ンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムな
どの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料
を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとす
る。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の
基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体
層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層
は、シリコン系の半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶
縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１００として、シリコンウエハなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図１６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを
用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素
、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図１６（Ｂ）参照）。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１６（Ｃ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、
または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機
械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨
布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステー
ジと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表
面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により研磨する方法で
ある。
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。
また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５
０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図１６（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図１６（Ｄ）参照）。なお、ここではｎ型ト
ランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する
場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここ
で、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化さ
れる場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
１７（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図１７（Ａ）参照）。なお
、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金
属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図１７（Ｂ
）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的に
エッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タ
ンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコ
ンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定
されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用
いることができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図１
７（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１２８に誘電率の低い（ｌｏｗ－ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用
いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが
、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造と
する場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層
の積層構造とすることができる。
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２
４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
１７（Ｃ）参照）。これにより積層体２１３ａを形成することができる。このようなトラ
ンジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジ
スタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うこと
ができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図１７
（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、Ｃ
ＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２
の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ま
しい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
なお、上記の工程では、下部のトランジスタとして、トランジスタ１６０の作製方法につ
いて説明したが、下部のトランジスタを作製する際に、図４及び図３などに示す第１の駆
動回路２０２や第２の駆動回路２０３を作製することができる。
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２および容量素子１６４の作製方法について、図１８およ
び図１９を参照して説明する。
まず、ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成し
、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１８（Ａ）参照
）。なお、酸化物半導体層を形成する前に、ゲート電極１１０、電極１２６、絶縁層１２
８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法
をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することが
できる。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ
－Ｏ系の材料や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の材料、Ｉｎ－Ｓｎ－
Ｚｎ－Ｏ系の材料、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系の材料、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系の材料、Ａ
ｌ－Ｇａ－Ｚｎ－Ｏ系の材料、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系の材料や、二元系金属酸化物であ
るＩｎ－Ｚｎ－Ｏ系の材料、Ｓｎ－Ｚｎ－Ｏ系の材料、Ａｌ－Ｚｎ－Ｏ系の材料、Ｚｎ－
Ｍｇ－Ｏ系の材料、Ｓｎ－Ｍｇ－Ｏ系の材料、Ｉｎ－Ｍｇ－Ｏ系の材料、Ｉｎ－Ｇａ－Ｏ
系の材料や、Ｉｎ－Ｏ系の材料、Ｓｎ－Ｏ系の材料、Ｚｎ－Ｏ系の材料などを用いること
ができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ－Ｇａ
－Ｚｎ－Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有す
る酸化物半導体という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ
以外の元素を含んでいてもよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を
用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれ
た一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇａおよ
びＭｎ、またはＧａおよびＣｏなどを用いることができる。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半
導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオ
ンとなってしまうおそれがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物ターゲットを用
いたスパッタリング法により形成する。
酸化物半導体としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の材料を用いる場合、ターゲットとしては、
例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の
酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限
定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］の組成比の酸化物ターゲットを用いることもできる。
また、酸化物半導体としてＩｎ－Ｚｎ－Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１～１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１～１：４）、好ましくはＩｎ：Ｚｎ＝２０：１～１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１～１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１～１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２～３：４）と
する。例えば、Ｉｎ－Ｚｎ－Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下
とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層は緻密な
膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガ
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５
００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４
５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、
直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率
１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処
理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに
除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減す
ることができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好
ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気
としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気
であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装
置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９
９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が
１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
良い。
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層
で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成す
る（図１８（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ～数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒ
ａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１
０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極またはドレイン電極１４２ａ、１４２ｂを覆い、かつ、酸化物半導体層
１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１８（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料
を用いて形成する。また、ゲート絶縁層１４６は、１３族元素および酸素を含む材料を用
いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガ
リウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さら
に、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ－ｋ）材料を
含むように形成してもよい。ゲート絶縁層１４６は、単層構造としても良いし、上記の材
料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体
装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい
。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０
ｎｍ以上５０ｎｍ以下とすることができる。
ゲート絶縁層１４６は、水素、水などの不純物を混入させない方法を用いて成膜すること
が好ましい。ゲート絶縁層１４６に水素、水などの不純物が含まれると、酸化物半導体層
に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素
の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）してし
まい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１４６
はできるだけ水素、水などの不純物が含まれないように成膜することが好ましい。例えば
、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスと
しては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化物半導体層１４４に用いられる酸化物半導体材料には、１３族元素を含むもの
が多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１４４と
接するゲート絶縁層１４６を形成する場合には、酸化物半導体層１４４との界面の状態を
良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体材
料との相性が良いことによる。例えば、酸化物半導体層１４４と酸化ガリウムを用いたゲ
ート絶縁層１４６を接して設けることにより、酸化物半導体層１４４とゲート絶縁層１４
６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層１
４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有して
いるため、当該材料を用いることは、酸化物半導体層１４４の水の浸入防止という点にお
いても好ましい。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、上述のｈｉｇ
ｈ－ｋ材料を用いると良い。ｈｉｇｈ－ｋ材料をゲート絶縁層１４６に用いることで、電
気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能にな
る。なお、ｈｉｇｈ－ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としても
よい。
また、ゲート絶縁層１４６は、酸素が化学量論的組成比よりも多く含むことが好ましい。
例えば、ゲート絶縁層１４６として酸化ガリウムを用いた場合、化学量論的組成比はＧａ
２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は
、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウ
ムを用いた場合は、ＧａｘＡｌ２－ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことが
できる。
なお、酸化物半導体層の成膜後、酸化物半導体層１４４の形成後、またはゲート絶縁層１
４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸
素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに
添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜
内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズ
マ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を
行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成比よ
り多くすることができる。
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：
誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）によ
り励起された酸素プラズマを用いて行うことが好ましい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填することができる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形
成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図
１８（Ｄ）参照）。
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１
４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１
５０および絶縁層１５２を形成する（図１９（Ａ）参照）。絶縁層１５０および絶縁層１
５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、
酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸
化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。な
お、絶縁層１５０および絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多
孔性の構造など）を用いることが望ましい。絶縁層１５０および絶縁層１５２の誘電率を
低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図るこ
とができるためである。なお、本実施の形態では、絶縁層１５０および絶縁層１５２の単
層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても
良い。
次に、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に、ソース電極またはドレ
イン電極１４２ｂにまで達する開口１５３を形成する。その後、開口１５３にソース電極
またはドレイン電極１４２ｂと接する電極１５４を形成し、絶縁層１５２上に電極１５４
に接する配線１５６を形成する（図１９（Ｂ）参照）。これにより積層体２１３ｂを形成
することができる。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングに
より行われる。
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層
を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を
除去することにより形成することができる。
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し
、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタング
ステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチ
タン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソー
ス電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、そ
の後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。ま
た、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成
してもよい。
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン
膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には
、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去す
ると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む
表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層
などを形成することが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａ、１４２ｂなどと同様である。
以上により、トランジスタ１６０、トランジスタ１６２、および容量素子１６４を含む第
１の積層体２１０ａが完成する（図１９（Ｂ）参照）。
次に、第１の積層体２１０ａ上に絶縁層１５８を形成し、該絶縁層１５８上に第２の積層
体２１０ｂを形成する（図１参照）。第２の積層体２１０ｂは、トランジスタ１７０、ト
ランジスタ１７２、および容量素子１７４を有する。ここで、トランジスタ１７０、トラ
ンジスタ１７２および容量素子１７４の作製方法は、トランジスタ１６２および容量素子
１６４の作製方法と同様であるから、詳細については省略する。また、第２の積層体２１
０ｂ上に、第３の積層体や第４の積層体を形成する場合には、絶縁層を介して、トランジ
スタ１７０、トランジスタ１７２および容量素子１７４と同様のトランジスタおよび容量
素子を形成すればよい。
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、第１の積層
体のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用
いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を
用いたトランジスタに比べて作製工程が少ない。このため、酸化物半導体層を用いたトラ
ンジスタの積層体を、第２の積層体や第３の積層体として用いることで、製造コストを低
減することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図２０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図２０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一の内部にはメモリ回路が設けられており、該メモリ回路には先の実施の形
態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナル
コンピュータが実現される。
図２０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１の内部にはメモリ回路が設
けられており、該メモリ回路には先の実施の形態に示す半導体装置が設けられている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された携帯情報端末が実現される。
図２０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐
体７２１、筐体７２３の少なくとも一の内部にはメモリ回路が設けられており、該メモリ
回路には先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された
電子書籍が実現される。
図２０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図２０（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一の内部にはメモリ回路が設けられてお
り、該メモリ回路には先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減された携帯電話機が実現される。
図２０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図２０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０の内部にはメモリ回路が設けられており、該メモリ回路には先の実施の形態に
示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現さ
れる。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１５８ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１７２ トランジスタ
１７４ 容量素子
２０１ メモリセルアレイ
２０２ 第１の駆動回路
２０３ 第２の駆動回路
２１０ａ 第１の積層体
２１０ｂ 第２の積層体
２１０ｃ 第３の積層体
２１１ａ メモリセルアレイ
２１１ｂ メモリセルアレイ
２１１ｃ メモリセルアレイ
２１２ａ メモリセル
２１２ｂ メモリセル
２１２ｃ メモリセル
２１３ａ 積層体
２１３ｂ 積層体
２１３ｃ 積層体
２１３ｄ 積層体
２２１ セレクタ
２２１ａ セレクタ
２２１ｂ セレクタ
２２１ｃ セレクタ
２２２ 回路
２２３ ローデコーダ
２３１ セレクタ
２３１ａ セレクタ
２３１ｂ セレクタ
２３１ｃ セレクタ
２３２ 回路群
２３２ａ 回路群
２３２ｂ 回路群
２３３ コラムデコーダ
２３４ 回路群
２３５ 回路群
２３６ レジスタ群
２３７ 回路
２３８ 回路
２３９ レジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源スイッチ
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (6)

  1. 駆動回路と、前記駆動回路により制御される回路と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記回路は、第４のトランジスタと、第５のトランジスタと、を有し、
    前記第１のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと電気的に接続される半導体装置。
  2. 駆動回路と、前記駆動回路により制御される回路と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記回路は、第４のトランジスタと、第５のトランジスタと、を有し、
    前記第１のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と常に導通し、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通し、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと常に導通し、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと常に導通している半導体装置。
  3. 駆動回路と、前記駆動回路により制御される回路と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記回路は、第４のトランジスタと、第５のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、容量素子の第１の端子と電気的に接続されている半導体装置。
  4. 駆動回路と、前記駆動回路により制御される回路と、を有し、
    前記駆動回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
    前記回路は、第４のトランジスタと、第５のトランジスタと、容量素子と、を有し、
    前記第１のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第４のトランジスタは、チャネル形成領域にシリコンを有し、
    前記第５のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と常に導通し、
    前記第２のトランジスタのゲートは、前記第３のトランジスタのゲートと常に導通し、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第５のトランジスタのゲートと常に導通し、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第４のトランジスタのゲートと常に導通し、
    前記第５のトランジスタのソースまたはドレインの一方は、容量素子の第１の端子と常に導通している半導体装置。
  5. 請求項１乃至請求項４において、
    前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域及び前記第３のトランジスタのチャネル形成領域とは異なる層に設けられている半導体装置。
  6. 請求項１乃至請求項５において、
    前記第４のトランジスタのチャネル形成領域は、前記第５のトランジスタのチャネル形成領域とは異なる層に設けられている半導体装置。
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