JP2002124597A - プラスチックで取り囲まれた構成素子を製作する方法及びプラスチックで取り囲まれた構成素子 - Google Patents

プラスチックで取り囲まれた構成素子を製作する方法及びプラスチックで取り囲まれた構成素子

Info

Publication number
JP2002124597A
JP2002124597A JP2001287531A JP2001287531A JP2002124597A JP 2002124597 A JP2002124597 A JP 2002124597A JP 2001287531 A JP2001287531 A JP 2001287531A JP 2001287531 A JP2001287531 A JP 2001287531A JP 2002124597 A JP2002124597 A JP 2002124597A
Authority
JP
Japan
Prior art keywords
base substrate
integrated circuit
component
substrate
enclosed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001287531A
Other languages
English (en)
Inventor
Stefan Paulus
パウルス シュテファン
Albert Auburger
アウブルガー アルベルト
Oswald Hainz
ハインツ オスヴァルト
Dietmar Lang
ラング ディートマー
Martin Petz
ペッツ マルティン
Michael Weber
ヴェーバー ミヒャエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2002124597A publication Critical patent/JP2002124597A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 公知の製作法で可及的に簡単な形式で製作可
能であり、かつわずかな外部の接点で構成されている構
成素子を提示する。 【解決手段】 少なくとも１つの集積回路１の接触パッ
ド１１を、基礎基板上に直接に取り付けられる導電性の
突起２と接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は請求項１の上位概念
に記載した形式の、プラスチックで取り囲まれた構成素
子を製作する方法に関する。更に請求項１１及び１２の
上位概念に記載した形式の、この方法で制作された構成
素子が記載される。
【０００２】本発明は、構成素子がわずかな接点を有し
ている低周波又は高周波の用途に適している。これらの
用途は例えば半導体回路、ダイオードなどである。しか
しながら本発明は、例えば記録構成素子あるいは論理構
成素子のような別の形式の構成素子においても適用可能
である。
【０００３】
【従来の技術】普通はこのような構成素子においては集
積回路はチップ支持体としての金属のリードフレーム、
積層基板あるいはセラミック基板上に取り付けられる。
集積回路は次いでワイヤボンディング技術かあるいはフ
リップチップ技術で接点接続せしめられる。機械的な保
護のために、集積回路は例えばトランスファモールディ
ングによって取り囲んで密封される。構成素子の外部の
接点はしばしばケーシングの下面にある。この場合これ
らの構成素子は普通のピン接続部を有していないので、
いわゆる「リードレス構成素子」並びに「リードレスチ
ップキャリア（ＬＣＣ）」と呼ばれる。このような構成
素子では、従来の構造形式と比較して、同じ面に著しく
多数の接続部（外部の接点）を実現することができる。
代替的に外部の接点の数が同じである場合に、従来の構
成の構成素子と比較して、著しく小さな面を達成するこ
とができ、その際同時によりわずかな構造高さが可能で
ある。構成素子の短い信号経路及びコンパクトな構造に
よって、なかんずく高周波の用途の場合に利点が生ず
る。小さな構成素子寸法は更に機械的な負荷強度並びに
基板上での固定に有利に作用する。
【０００４】EP 0 773 584 A2 には、金属のリードフレ
ームも、またセラミック基板も使用しない種々の構成素
子が記載されている。ここに記載されている半導体構成
素子は半導体チップを取り囲んでいるプラスチックの注
封物質から成るケーシングを有している。この場合外部
の接点は半導体構成素子の主面上に配置されている。例
えば図３５に示されている構成素子においては、外部の
接点は簡単な金属化部の形に構成されており、その際こ
れらの金属化部は半導体構成素子の主面と同一平面をな
している。この場合集積回路の接触パッドはフリップチ
ップ技術でこれらの金属化部と電気的に接続されてい
る。ここに示されている半導体構成素子は製作の際に極
めて高価な一連のプロセスを必要とする。しかしながら
個々の半導体の製作は可及的に簡単な方法ステップ、安
価な材料及びケーシング構造を必要とする。
【０００５】
【発明が解決しようとする課題】そこで本発明の課題
は、公知の製作法で可及的に簡単な形式で製作可能であ
り、かつわずかな外部の接点で構成されている構成素子
を提示することである。更に本発明の課題は、コンパク
トな外寸法を有し、かつ継続加工に関して利点を有して
いる構成素子を提示することである。
【０００６】
【課題を解決するための手段】本発明による製作方法は
次のステップを有している。第１のステップにおいて
は、集積回路の複数の接触パッドがその上に存在してい
る活性的な主面を有する少なくとも１つの集積回路が準
備される。第２のステップでは、集積回路の活性的な主
面が基礎基板に向いているようにして、少なくとも１つ
の集積回路が基礎基板上に取り付けられる。第３のステ
ップでは、基礎基板上に取り付けられた少なくとも１つ
の集積回路が注封物質で取り囲まれる。次いで基礎基板
の少なくとも一部が、取り囲まれている少なくとも１つ
の集積回路から取り除かれる。本発明によれば、少なく
とも１つの集積回路の接触パッドが、基礎基板上に直接
に取り付けられる導電性の突起と接続される。
【０００７】換言すれば、このことは、集積回路がフリ
ップチップ技術で基礎基板上に取り付けられ、次いで注
封物質で取り囲まれ、別のステップで基礎基板が取り除
かれることを意味する。このような配置では、ボンディ
ングワイヤを使用しないことができるので、厚さを減少
せしめられた構成素子を製作することができる。プラス
チックケーシングによって、敏感な集積回路の保護が保
証されている。基礎基板を取り除いた後に、構成素子の
下面上には外部の接点が残されている。
【０００８】基礎基板としては、背景技術から公知の材
料を使用することができ、したがって安価な製作が可能
である。特に、例えば銅から成る通常のリードフレーム
材料が考えられる。
【０００９】基礎基板上に取り付けられた集積回路を取
り囲むことによって、完成した構成素子の大きさを自由
に定めることができる。これにより、その寸法が可及的
に小さい構成素子を製作することが可能である。しかし
ながら他面において、構成素子の大きさを既存の工作機
械に適合させることも可能であり、換言すれば取り囲み
部は、集積回路とは異なる大きさを有する面を有してい
ることができる。
【００１０】
【発明の実施の形態】本発明の１実施形態では、少なく
とも１つの集積回路を基礎基板上に取り付けるステップ
で、突起を基礎基板と熱圧着又は合金で結合する。これ
により背景技術から公知の結合技術を使用することがで
きる。
【００１１】少なくとも１つの取り囲まれた集積回路か
らの基礎基板の取り除きは、腐食、層間剥離、研削ある
いは鋸断によって行うことができる。
【００１２】本発明による方法の第１の変化形では、基
礎基板を完全に取り除き、その際突起の部分が、取り囲
まれた構成素子の下面においてアプローチ可能であっ
て、外部の接点を形成するようにする。これにより完成
した構成素子は集積回路及び接触パッドと接続さえた突
起よりも単にわずかにしか大きくない。
【００１３】本発明による方法の第２の変化形では、突
起を、基礎基板と一体にあるいはこれに組み立てられて
構成されている基礎基板の隆起部上に取り付け、その際
隆起部は基礎基板を取り除いた後に外部の接点を形成す
るようにする。完成した構成素子の外部の接点を形成す
る基礎基板の隆起部を設けることは、接点構造を従来の
フリップチップの「フットプリント」よりも大きくする
ことを可能にする。特に、プリント配線板技術において
使用することができるような寸法を選ぶことができる。
この形式で構成素子は簡単な形式で別の基板上に取り付
け、これと電気的に接点接続することができる。
【００１４】有利には、外部の接点を基礎基板の取り除
きの後に、改良加工する、換言すればろう接可能な表面
を設けることができる。特に別の「ろう隆起」あるいは
金属層を外部の接点上に取り付けて、別の基板との良好
な結合可能性を可能にすることができる。
【００１５】有利には、複数の集積回路を基礎基板上に
取り付け、これらの集積回路を１つのステップで注封物
質で取り囲むようにする。これにより取り囲みの後に、
全ての集積回路はプラスチックケーシング内にある。次
いで、これらの取り囲まれた集積回路を鋸断、切断ある
いは水ジェットによって個別化することができる。
【００１６】突起は、少なくとも１つの集積回路を基礎
基板上に取り付けるステップの前に、集積回路の接触パ
ッド上に取り付けることができる。代替的に突起は、少
なくとも１つの集積回路を基礎基板上に取り付けるステ
ップの前に、接触パッドに相応して基礎基板上に取り付
けることができる。
【００１７】本発明による構成素子は、その活性的な主
面に導電性の突起を接続されている接触パッドを有して
いる集積回路を備えている。注封物質は集積回路を完全
に取り囲んでいる。第１の変化形では、突起の部分が、
取り囲まれている構成素子の下面上でアプローチ可能で
あり、突起の部分は、取り囲みによって形成された下面
と１つの面内に位置していて外部の接点を形成してい
る。
【００１８】本発明による構成素子の別の変化形では、
突起が基礎基板の導電性の範囲に接続されており、この
導電性の範囲は注封物質内に位置せしめられていて、取
り囲まれた構成素子の下面において、外部の接点を形成
するために、アプローチ可能である。この場合基礎基板
の導電性の範囲は前述の隆起部を形成しており、基礎基
板と一体的に結合されている。この導電性の範囲は横断
面を扁平に、台形にあるいはＴ形に構成されている。
【００１９】
【実施例】以下においては図面により本発明を詳細に説
明する。
【００２０】図１は本発明による構成素子（Bauelemen
t）の第１実施例を横断面図で示す。この構成素子は、
完成した構成素子がその寸法において集積回路１よりも
単にわずかにしか大きくない点で優れている。図１にお
いて示されている集積回路１は、その活性的な主面（ak
tive Hauptseite）５の例えば４つの接触パッド１１を
有している。これらの接触パッド上には公知の形式で突
起２が取り付けられている。集積回路１及び突起２は注
封物質（Vergussmasse）３によって取り囲まれている。
注封物質３はこの場合次のように構成されている。すな
わち突起２の部分が構成素子の下面８からアプローチ可
能であって、外部の接点９を形成するように、構成され
ている。図１の構成素子の下面８の平面図を示す図２か
ら良く分かるように、製作プロセス中に後述の基礎基板
と接続していた突起の範囲だけが下面８からアプローチ
可能である。
【００２１】本発明による構成素子が有している利点
は、構成素子が集積回路１の機械的な保護を行い、その
際寸法が単にわずかにしか大きくないことである。特に
図１に提示した構成素子はわずかな構造高さで実現可能
である。それはボンディングワイヤを使用しなくてもよ
いからである。更に構造に基づいて腐食が防止されてい
る。したがって本発明は簡単な構成素子の構成に基づい
てフリップチップ構成素子を安価に製作することを可能
にする。更に、基板上に組み立てる場合に「アンダフィ
ル」は必要でない。注封物質自体は、例えば熱膨張率が
異なることによる機械的な負荷を受け止めることができ
る。
【００２２】図３〜６は図１に示した構成素子の製作の
ための種々の方法ステップを示す。図３においては単に
基礎基板４が示されている。これは横断面において平ら
な表面を有している。別の方法ステップ（図４）におい
て、上面６上に複数の集積回路１が取り付けられる。こ
の場合集積回路の活性的な主面５は基礎基板４に向けら
れている。集積回路１の接触パッドはこの場合導電性の
突起２を介して基礎基板４と結合されている。この場合
突起２は集積回路１を基礎基板４上に取り付ける前に接
触パッド１１と結合しておくことができる。代替的に、
突起２をまず基礎基板４上に取り付け、その際突起の配
置を集積回路の接触パッドに相応して選ぶことができ
る。次いで初めて、集積回路を突起２上に取り付けるこ
とができる。基礎基板４と突起２との間の機械的な結合
は普通の標準プロセス、例えば熱圧縮あるいは合金によ
って実現することができる。
【００２３】図５に示した別の方法ステップにおいて、
有利には基礎基板４の上面６上にある全ての集積回路１
が注封物質３で取り囲まれる。もちろん、各集積回路１
を別個に取り囲むことも考えられる。
【００２４】別の方法ステップにおいて基板が取り囲ま
れている集積回路１から取り除かれる。依然としてただ
１つの取り囲み部内にある集積回路１は今や、例えば鋸
断によって、互いに分離することができる（図６）。
【００２５】以上の説明から分かるように、完成した構
成素子は単に従来の構成素子に対する利点を有している
だけでなしに、簡単なわずかな標準ステップで製作する
こともできる。特に公知の製作法を使用することができ
る。基礎基板としては、特に銅から成る簡単なリードフ
レーム支持体が使用される。しかしながら原理的には、
突起２と基礎基板との間の機械的な結合が可能であるも
のであれば、任意の材料を使用することができる。
【００２６】図６及び図１から分かるように、外部の接
点９は構成素子の下面８とほぼ同一の平面を形成してい
る。このような構成素子をプリント配線板あるいはその
他の基板と電気的に接続し得るようにするために、電気
的な接点９上になお突起を成長させるのが有利なことが
ある。電気的な接点９のこの改良加工は例えばろう隆起
部あるいは金属層によってめっきであるいは化学的に行
うことができる。外部の接点９の改良加工はこの場合集
積回路の分離の前に行うことができる。
【００２７】図７は本発明による構成素子の別の実施例
を示す。集積回路１は導電性の突起２を介して導電性の
範囲１０と接続されている。導電性の範囲の下面は注封
物質３とほぼ同一の平面を成している。導電性の範囲１
０によって、図１〜６に示した第１の実施例に比して著
しく大きな外部の接点９を設けることが可能である。こ
のことは、図７の構成素子の下面８の平面図を示す図８
から明らかである。
【００２８】製作方法は図９〜１２において種々の方法
ステップで示されている。
【００２９】基礎基板４はその上面に隆起部１０を有し
ている。これらの隆起部はＴ形（符号１０ａを参照）
に、あるいは横断面を台形（符号１０ｂを参照）に構成
しておくこごができる。原理的にはこのような隆起部１
０は、基礎基板の上面６に対する間隔が保証されていれ
ば、任意の形状を有することができる。
【００３０】集積回路１の突起２は今や隆起部１０上に
取り付けられ、隆起部と熱圧着あるいは合金によって結
合される。次いで基礎基板４上に互いに並んで取り付け
られている複数の集積回路１が注封物質３で取り囲まれ
る。
【００３１】次いで基礎基板４の取り除きが行われ、そ
の際しかしながらこの実施例では基礎板４ａ及び隆起部
１０を有する全体の基礎基板が取り除かれるのではなし
に、単に基礎板４ａだけが取り除かれる。この基礎板が
取り除かれた後に、隆起部は今や取り囲まれた構成素子
の内部に残される。この場合隆起部は図１２に示すよう
に外部の接点９を形成する。基礎基板は組み立てのため
の中間支持として役立つに過ぎず、その大部分は取り除
かれる。
【００３２】これにより簡単な形式で外部の接点を従来
のフリップチップ構造に対して増大させることが可能で
ある。特にプリント配線板技術において使用されるよう
な寸法を実現することができる。図９に相応して構成さ
れた基礎基板は一体にあるいは組み立てにより構成する
ことができる。基礎板４ａ（基板支持体）としては銅が
使用される。Ｔ形の隆起部はＮｉ／Ａｕその他の適当な
材料から成ることができる。
【００３３】本発明の第２の変化形による外部の接点９
も、専らめっきにより若しくは化学的に改良加工するこ
とができる。
【図面の簡単な説明】
【図１】本発明による構成素子の第１実施例を横断面図
で示す。
【図２】図１の構成素子の下面の平面図を示す。
【図３】図１の構成素子を製作する際の方法ステップを
示す。
【図４】図１の構成素子を製作する際の方法ステップを
示す。
【図５】図１の構成素子を製作する際の方法ステップを
示す。
【図６】図１の構成素子を製作する際の方法ステップを
示す。
【図７】本発明による構成素子の第２実施例を横断面図
で示す。
【図８】図７の構成素子の下面の平面図を示す。
【図９】図７の構成素子を製作する際の方法ステップを
示す。
【図１０】図７の構成素子を製作する際の方法ステップ
を示す。
【図１１】図７の構成素子を製作する際の方法ステップ
を示す。
【図１２】図７の構成素子を製作する際の方法ステップ
を示す。
【符号の説明】
１ 集積回路、 ２ 突起、 ３ 注封物質、 ４ 基
礎基板、 ４ａ 基礎板、 ５ 活性的な主面、 ６
上面、 ８ 下面、 ９ 接点、 １０ 導電性の範囲
（隆起部）、 １０ａ Ｔ形の隆起部、 １０ｂ 台形
の隆起部、 １１接触パッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスヴァルト ハインツ ドイツ連邦共和国 ブルクレンゲンフェル ト ブーヘンヴェーク 11 (72)発明者 ディートマー ラング ドイツ連邦共和国 レーゲンスタウフ リ ングシュトラーセ ４ (72)発明者 マルティン ペッツ ドイツ連邦共和国 ホーエンカンマー ミ ッターフェルトヴェーク 15 (72)発明者 ミヒャエル ヴェーバー ドイツ連邦共和国 マインブルク フォン −ライスバッハ−シュトラーセ ８

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 構成素子を製作する方法であって、次の
    ステップ、すなわち、集積回路（１）の複数の接触パッ
    ド（１１）が存在している活性的な主面（５）を有して
    いる少なくとも１つの集積回路（１）を準備するステッ
    プ、この集積回路（１）を、その活性的な主面（５）が
    基礎基板（４）に向くようにして、基礎基板（４）上に
    取り付けるステップ、基礎基板（４）上に取り付けられ
    た少なくとも１つの集積回路（１）を注封物質（３）で
    取り囲むステップ、基礎基板（４）の少なくとも一部分
    を少なくとも１つの取り囲まれた集積回路（１）から取
    り除くステップを有している形式のものにおいて、少な
    くとも１つの集積回路（１）の接触パッド（１１）を、
    基礎基板（４）上に直接に取り付けられる導電性の突起
    （２）と接続することを特徴とする、プラスチックで取
    り囲まれた構成素子を製作する方法。
  2. 【請求項２】 少なくとも１つの集積回路（１）を基礎
    基板（４）上に取り付けるステップで、突起（２）を基
    礎基板と熱圧着又は合金で結合することを特徴とする、
    請求項１記載の方法。
  3. 【請求項３】 基礎基板（４）の取り除きを、腐食、層
    間剥離、研削あるいは鋸断によって行うことを特徴とす
    る、請求項１又は２記載の方法。
  4. 【請求項４】 基礎基板（４）を完全に取り除き、その
    際突起（２）の部分が、取り囲まれた構成素子の下面
    （８）においてアプローチ可能であって、外部の接点
    （９）を形成するようにすることを特徴とする、請求項
    １から３までのいずれか１項記載の方法。
  5. 【請求項５】 突起（２）を、基礎基板（４）と一体に
    あるいはこれに組み立てられて構成されている基礎基板
    の隆起部（１０）上に取り付け、その際隆起部は基礎基
    板を取り除いた後に外部の接点（９）を形成するように
    することを特徴とする、請求項１から３までのいずれか
    １項記載の方法。
  6. 【請求項６】 外部の接点（９）を基礎基板（４）の取
    り除きの後に、改良加工することを特徴とする、請求項
    ５記載の方法。
  7. 【請求項７】 複数の集積回路（１）を基礎基板（４）
    上に取り付け、これらの集積回路を１つのステップで注
    封物質（３）で取り囲むことを特徴とする、請求項１か
    ら６までのいずれか１項記載の方法。
  8. 【請求項８】 共通に取り囲まれた集積回路（１）を鋸
    断又は切断によって個別化することを特徴とする、請求
    項７記載の方法。
  9. 【請求項９】 少なくとも１つの集積回路（１）を基礎
    基板（４）上に取り付けるステップの前に、突起（２）
    を集積回路（１）の接触パッド（１１）上に取り付ける
    ことを特徴とする、請求項１から８までのいずれか１項
    記載の方法。
  10. 【請求項１０】 少なくとも１つの集積回路（１）を基
    礎基板（４）上に取り付けるステップの前に、突起
    （２）を接触パッドに相応して基礎基板（４）上に取り
    付けることを特徴とする、請求項１から８までのいずれ
    か１項記載の方法。
  11. 【請求項１１】 その活性的な主面（５）に、導電性の
    突起と接続されている接触パッド（１１）を有している
    集積回路（１）と、この集積回路（１）を完全に取り囲
    んでいる注封物質（３）とを備えている構成素子におい
    て、突起（２）の部分が、取り囲まれている構成素子の
    下面（８）上でアプローチ可能であり、突起の部分は、
    取り囲みによって形成された下面（８）と１つの面内に
    位置していて外部の接点（９）を形成していることを特
    徴とする、プラスチックで取り囲まれた構成素子。
  12. 【請求項１２】 その活性的な主面（５）に、導電性の
    突起と接続されている接触パッド（１１）を有している
    集積回路（１）と、この集積回路（１）を完全に取り囲
    んでいる注封物質（３）とを備えている構成素子におい
    て、突起が基礎基板（４）の導電性の範囲（１０）に接
    続されており、この導電性の範囲は注封物質（３）内に
    位置せしめられていて、取り囲まれた構成素子の下面
    （８）において、外部の接点（９）を形成するために、
    アプローチ可能であることを特徴とする、プラスチック
    で取り囲まれた構成素子。
  13. 【請求項１３】 基礎基板（４）の導電性の範囲（１
    ０）が横断面を扁平に、台形にあるいはＴ形に構成され
    ていることを特徴とする、請求項１２記載の構成素子。
JP2001287531A 2000-09-22 2001-09-20 プラスチックで取り囲まれた構成素子を製作する方法及びプラスチックで取り囲まれた構成素子 Pending JP2002124597A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10047135A DE10047135B4 (de) 2000-09-22 2000-09-22 Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
DE10047135.8 2000-09-22

Publications (1)

Publication Number Publication Date
JP2002124597A true JP2002124597A (ja) 2002-04-26

Family

ID=7657326

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001287531A Pending JP2002124597A (ja) 2000-09-22 2001-09-20 プラスチックで取り囲まれた構成素子を製作する方法及びプラスチックで取り囲まれた構成素子

Country Status (3)

Country Link
US (1) US20020076852A1 (ja)
JP (1) JP2002124597A (ja)
DE (1) DE10047135B4 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10323007B4 (de) 2003-05-21 2005-10-20 Infineon Technologies Ag Halbleiteranordnung
DE102006030581B3 (de) 2006-07-03 2008-02-21 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements
MY146344A (en) * 2007-10-23 2012-08-15 Semiconductor Components Ind Method of manufacturing a semiconductor component with a low cost leadframe using a non-metallic base structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3634600A (en) * 1969-07-22 1972-01-11 Ceramic Metal Systems Inc Ceramic package
US5032543A (en) * 1988-06-17 1991-07-16 Massachusetts Institute Of Technology Coplanar packaging techniques for multichip circuits
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP3322429B2 (ja) * 1992-06-04 2002-09-09 新光電気工業株式会社 半導体装置
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
DE19532755C1 (de) * 1995-09-05 1997-02-20 Siemens Ag Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
DE19754372A1 (de) * 1997-03-10 1998-09-24 Fraunhofer Ges Forschung Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
DE19729073A1 (de) * 1997-07-08 1999-01-14 Bosch Gmbh Robert Verfahren zur Herstellung einer Klebeverbindung zwischen einem elektronischen Bauelement und einem Trägersubstrat
KR100300666B1 (ko) * 1997-08-04 2001-10-27 기타지마 요시토시 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
JP4362163B2 (ja) * 1999-04-06 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6683368B1 (en) * 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package

Also Published As

Publication number Publication date
DE10047135B4 (de) 2006-08-24
US20020076852A1 (en) 2002-06-20
DE10047135A1 (de) 2002-04-25

Similar Documents

Publication Publication Date Title
US7880282B2 (en) Semiconductor package with integrated heatsink and electromagnetic shield
US6380048B1 (en) Die paddle enhancement for exposed pad in semiconductor packaging
KR101505552B1 (ko) 복합 반도체 패키지 및 그 제조방법
KR100294719B1 (ko) 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임
JP3420153B2 (ja) 半導体装置及びその製造方法
US20020109214A1 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP2005252278A (ja) 下側に設けられた接触部を有する半導体構成素子の製造方法
JPH11195742A (ja) 半導体装置及びその製造方法とそれに用いるリードフレーム
JP2017147272A (ja) 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
KR100606295B1 (ko) 회로 모듈
JPH08250641A (ja) 半導体装置とその製造方法
JP2005294443A (ja) 半導体装置及びその製造方法
US20030042591A1 (en) Electronic component with at least two stacked semiconductor chips, and fabrication method
JP4034468B2 (ja) 半導体装置の製造方法
JP2002124597A (ja) プラスチックで取り囲まれた構成素子を製作する方法及びプラスチックで取り囲まれた構成素子
CN116097400A (zh) 具有堆叠无源部件的多层半导体封装件
US7635642B2 (en) Integrated circuit package and method for producing it
JP3173493B2 (ja) 半導体装置及び半導体装置の製造方法
JP4353935B2 (ja) リードレスパッケージ型半導体装置
KR101008534B1 (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP2004165429A (ja) 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム
JP2010238994A (ja) 半導体モジュールおよびその製造方法
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
KR100226106B1 (ko) 리드프레임을 이용한 볼그리드어레이반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031128