DE10121896A1 - Halbleiterbauelement mit Ball-Grid-Array-Packung - Google Patents
Halbleiterbauelement mit Ball-Grid-Array-PackungInfo
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Abstract
Die Erfindung bezieht sich auf ein Halbleiterbauelement mit BGA-Packung, das eine Zuführung für mehrere externe Versorgungen (VDD, GND), einen Halbleiterchip (220) mit wenigstens einer in einem Mittenbereich einer Oberfläche desselben angeordneten Kontaktstelle (222), ein mit einem zu der oder den Kontaktstellen mittig angeordneten Schlitz (212) versehenes Substrat (210), dessen eine Seite eine Signalleitungsebene umfasst und an dessen anderer Seite der Halbleiterchip befestigt ist, und mehrere Lotkugeln aufweist, die auf zugehörigen Lotkugelbefestigungen zum Verbinden mit externen Schaltkreisen angeordnet sind, die sich auf Seite der Signalleitungsebene auf dem Substrat befinden. DOLLAR A Erfindungsgemäß ist die Signalleitungsebene in mehrere Signalleitungsebenen (262, 264) unterteilt, wobei Leitungen für wenigstens eine aus den mehreren Versorgungen ausgewählte Versorgung nur auf einer zugehörigen Signalleitungsebene gebildet sind. DOLLAR A Verwendung z. B. für dynamische Rambus-Speicher mit wahlfreiem Zugriff.
Description
Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Ball-Grid-
Array-(BGA-Packung-)Packung nach dem Oberbegriff des Anspruchs 1.
Mit kleiner, leichter und dünner werdenden Elektronikanwendungen müs
sen auch die Halbleiterbauelemente, welche die aufbauenden Blöcke der
Elektronikanwendungen darstellen, kleiner, leichter und dünner werden.
Dementsprechend werden ältere Halbleiterpackungstechnologien, wie bei
spielsweise "Dual In-Line"-Packungen (DIP), "Small Outline" mit J-Lei
tungen (SOJ) und "Quad Flat-Packungen (QFP) durch neuere Packungs
technologien verdrängt, wie BGA-Packungen und "Chip Scale"-Packungen
(CSP). In diesen verbesserten BGAs bzw. CSPs wird eine Lotkugel anstel
le einer herkömmlichen Leitung verwendet, um die Abmessung einer Halb
leiterpackung so weit wie möglich zu reduzieren. Unvermindert wird wei
terhin in Forschung und Entwicklung investiert, um die Abmessung von
Halbleiterpackungen auf die Chipabmessung zu reduzieren.
Die Verwendung von BGA-Packungen, die eine Lotkugel anstelle einer
herkömmlichen Leitung einsetzen, hat sich ausgebreitet, insbesondere
auch für Bauelemente wie dynamische Rambus-Speicher mit wahlfreiem
Zugriff (RDRAMs). Die BGA-Packung verbindet eine Kontaktstelle in einem
Halbleiterbauelement mit einer Lotkugel über ein vorgegebenes Signal
schaltkreismuster, das auf einem Substrat ausgebildet ist. Im Gegensatz
zu einem Bonddraht, wie er in einer herkömmlichen SOJ-Packung benutzt
wird, ist das Signalschaltkreismuster hinsichtlich eines Kombinierens meh
rerer Signalleitungen oder Versorgungsleitungen vorteilhaft.
Ein CSP-Halbleiterbauelement, das einen herkömmlichen BGA-Packungs
typ einsetzt, ist in der Patentschrift US 5.920.118 offenbart. Die Fig. 1A
und 1B zeigen dieses bekannte Halbleiterbauelement mit BGA-Packung in
einer Draufsicht bzw. einer Schnittansicht. Wie daraus ersichtlich, beinhal
tet das herkömmliche Halbleiterbauelement mit BGA-Packung ein Einzel
schichtsubstrat 110, einen Halbleiterchip 120 mit mehreren, entlang einer
Mittenachse positionierten Kontaktstellen 122, eine Bondeinheit 140 zwi
schen dem Halbleiterchip 120 und dem Substrat 110 sowie mehrere Lot
kugeln 150 zum Verbinden mit einem externen Schaltkreis. Das Substrat
110 weist Lotkugelbefestigungen 116 auf, auf denen die Lotkugeln 150
entlang einer Ebene montiert sind. Die Lotkugelbefestigungen 116 sind mit
den Kontaktstellen 122 des Halbleiterchips 120 über einen Schlitz 112
durch ein vorgegebenes Signalschaltkreismuster 114 und Bonddrähte 130
verbunden.
Bei einem solchen herkömmlichen Halbleiterbauelement mit BGA-
Packung, dem zwei oder mehr Arten externer Versorgung zugeführt wer
den, müssen jedoch wenigstens zwei externe Versorgungszuführungen
separat mit dem Bauelement verbunden werden, was das Kombinieren
zwischen den Leitungen desselben Versorgungstyps begrenzt. Dement
sprechend sind, wie in Fig. 1A zu erkennen, getrennte Versorgungsleitun
gen ausgebildet. Da die getrennten Versorgungsleitungen einen schmalen
Zwischenraum zwischen sich belassen, erhöht sich die Induktivität einer
jeweiligen Versorgungsleitung.
Die mit der herkömmlichen Technologie verknüpften Schwierigkeiten las
sen sich unter Bezugnahme auf Fig. 2 eingehender erläutern, die ein ge
naueres Schaltbild zeigt, welches das Muster auf einer Seite des Substrats
110 eines herkömmlichen Halbleiterbauelements mit BGA-Packung illust
riert. Wie aus Fig. 2 ersichtlich, sind mehrere Kontaktstellen 122 in einer
Linie entlang des Mittenbereichs des Einzelschichtsubstrats 110 angeord
net, und die Kontaktstellen 122 sind elektrisch mit Lotkugelbefestigungen,
die in Fig. 2 als kreisförmige Bereiche wiedergegeben sind, über dicke und
dünne Verbindungsleitungen verbunden. Die Lotkugelbefestigungen, die
mit VDD bezeichnet sind, sind Leistungs-Lotkugelbefestigungen, und die
mit VSS bezeichneten Lotkugelbefestigungen sind Masse-Lotkugel
befestigungen. Die übrigen Lotkugelbefestigungen sind Signal-Lotkugel
befestigungen.
In einem solchen herkömmlichen Halbleiterbauelement mit BGA-Packung
sind die Leistungs-Lotkugelbefestigungen, die Masse-Lotkugelbefesti
gungen und Signal-Lotkugelbefestigungen in Mischstrukturen auf einer
Fläche eines Einzelschichtsubstrats auf beiden Seiten eines im Substrat
gebildeten Schlitzes angeordnet. Deshalb muss darauf geachtet werden,
dass die verschiedenen Verbindungen ausreichend voneinander separiert
sind, um ein Überkreuzen der verschiedenen Leitungen in diesen Misch
strukturen zu vermeiden.
So gibt es in Fig. 2 einen mit dem Bezugszeichen 170 markierten Bereich,
in welchem sowohl eine Leistungsleitung, die mit einer Leistungs-
Lotkugelbefestigung VDD verbunden ist, als auch eine Masseleitung, die
mit einer Masse-Lotkugelbefestigung VSS verbunden ist, zwischen zwei
benachbarten Signal-Lotkugelbefestigungen hindurchgeführt werden. In
einem solchen Fall müssen die Verbindungsleitungen schmäler sein, was
die Induktivität der Leistungsleitung erhöht und dadurch Zuverlässigkeits
probleme hervorrufen kann.
In einem mit dem Bezugszeichen 172 markierten Bereich ist eine weitere
Schwierigkeit verdeutlicht. Dort ist die Verbindungsleitung zwischen nur
einer einzigen Lotkugelbefestigung und einer Kontaktstelle eingeschleift,
ohne dass sie mit einer weiteren Lotkugelbefestigung desselben Typs ver
bunden ist. Ein derartiges Verbindungsschema kann zu erhöhtem Schalt
rauschen führen.
Wie oben erläutert, sind bei der herkömmlichen Technologie im Entwurf
auf einem Einzelschichtsubstrat eines Halbleiterbauelements mit BGA-
Packung verschiedene Typen von Verbindungsleitungen zusammen mit
mehreren Lotkugelbefestigungen in einer Weise vorgesehen, die zu erhöh
tem Schaltrauschen und verringerter Versorgungszuverlässigkeit führen
kann. Beides kann zu einer Fehlfunktion des Halbleiterbauelementes füh
ren.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Halb
leiterbauelementes mit BGA-Packung der eingangs genannten Art zugrun
de, für das sich eine möglichst geringe Induktivität und möglichst stabile
Versorgungszuführung ergibt.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei
terbauelementes mit BGA-Packung mit den Merkmalen des Anspruchs 1
oder 8. Der dadurch gegebene erfindungsgemäße BGA-Packungsaufbau
ermöglicht eine beträchtliche Verringerung der in Versorgungsleitungen
auftretenden Induktivität, so dass die Versorgungscharakteristik und die
Zuverlässigkeit des Halbleiterbauelementes verbessert werden können.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen
angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung
sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche
Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1A und 1B eine Draufsicht bzw. Schnittansicht eines herkömmlichen
Halbleiterbauelementes mit BGA-Packung,
Fig. 2 ein detaillierteres Schaltbild, welches das Muster auf einer Seite
des Substrats des herkömmlichen Halbleiterbauelementes mit
BGA-Packung des Typs von Fig. 1 veranschaulicht,
Fig. 3A und 3B eine Draufsicht bzw. Schnittansicht eines erfindungsgemä
ßen Halbleiterbauelementes mit BGA-Packung,
Fig. 4 eine Darstellung zur Veranschaulichung einer Signalleitungsebene
mit einer ersten und einer zweiten Signalleitungsebene im Halblei
terbauelement mit BGA-Packung gemäß den Fig. 3A und 3B,
Fig. 5 ein detaillierteres Schaltbild zur Veranschaulichung des Musters
auf einer Seite des Substrates eines erfindungsgemäßen Halblei
terbauelementes mit BGA-Packung des Typs der Fig. 3A und 3B,
Fig. 6 eine schematische Draufsicht auf ein weiteres erfindungsgemäßes
Halbleiterbauelement mit BGA-Packung,
Fig. 7 eine Schnittansicht zur Veranschaulichung eines Beispiels mit ei
ner Doppelmuldenstruktur in einem p-Substrat und
Fig. 8 eine Schnittansicht zur Veranschaulichung eines Beispiels einer
Dreifachmuldenstruktur in einem p-Substrat.
Eine erste erfindungsgemäße Realisierung eines Halbleiterbauelementes
mit BGA-Packung ist in Fig. 3A in Draufsicht und in Fig. 3B im Querschnitt
gezeigt. Wie daraus ersichtlich, beinhaltet dieses Halbleiterbauelement mit
BGA-Packung einen Halbleiterchip 220, ein Substrat 210, eine Bondeinheit
130 und mehrere Lotkugeln 250. Dem Halbleiterbauelement mit BGA-
Packung werden in diesem Ausführungsbeispiel Versorgungen von zwei
oder mehr externen Zuführungen mit unterschiedlichem Potential zuge
führt.
Der Halbleiterchip 220 weist eine Mehrzahl von Kontaktstellen 222 auf, die
entlang seiner Mittenachse in einer Linie angeordnet sind. Der Halbleiter
chip 220 steht mit externen Schaltkreisen über die Kontaktstellen 222 in
Verbindung.
Das Substrat 210 dient als Träger des Halbleiterchips 220, d. h. der Halblei
terchip 220 ist auf dem Substrat 210 montiert. Die Bondeinheit bzw. das
Bondmaterial 230 ist zwischen dem Substrat 210 und dem Halbleiterchip
220 vorgesehen, um den Halbleiterchip 220 am Substrat 210 zu fixieren.
Das Substrat 210 dient außerdem dazu, den Halbleiterchip 220 nach au
ßen über ein vorgegebenes Signalleitungsmuster 214 und die Lotkugeln
250 zu verbinden. Zu diesem Zweck ist diejenige Oberfläche des Substrats
210, welche nicht mit der Bondeinheit 230 in Kontakt steht, mit einer Sig
nalleitungsebene versehen. Der Halbleiterchip 220 ist auf die Oberseite
des Substrats 210 montiert, und die Signalleitungsebene ist an der Unter
seite des Substrats 210 gebildet. Mehrere Lotkugelbefestigungen 216 so
wie das Signalleitungsmuster 214 sind auf der Signalleitungsebene ausge
bildet. Die Kugeln 250 sind auf der jeweiligen Lotkugelbefestigung 216 an
gebracht, so dass das Halbleiterbauelement mit externen Schaltkreisen
verbunden werden kann.
Das Substrat 210 weist einen mittigen Schlitz 212 vorgegebener Abmes
sung auf und ist derart angeordnet, dass das Signalleitungsmuster 214 über
den Schlitz 212 mit den Kontaktstellen 222 des Halbleiterchips 220
verbunden ist. Somit steht der Halbleiterchip 220 über die Kontaktstellen
222, das Signalleitungsmuster 214 und die Lotkugeln 215 nach außen in
Verbindung.
Wie aus Fig. 3A ersichtlich, ist die Signalleitungsebene in zwei oder mehr
Signalleitungsebenen unterteilt. Da der sich vertikal erstreckende Schlitz
212 im Mittenbereich des Substrats 210 vorgesehen ist, ist es bevorzugt,
die unterteilte Signalleitungsebene bezüglich des Schlitzes 212 zu definie
ren. In diesem Ausführungsbeispiel sind zwei Signalleitungsebenen defi
niert, und zwar eine erste Signalleitungsebene 217 und eine zweite Signal
leitungsebene 218.
Fig. 4 ist eine Darstellung, welche die Grenze der Signalleitungsebene
besser veranschaulicht, die in die erste Signalleitungsebene 217 und die
zweite Signalleitungsebene 218 unterteilt ist. Ein Versorgungstyp, nachfol
gend auch als erste Versorgung bezeichnet, wird lediglich über die Signal
leitungsebene 217 angelegt. Die erste Versorgung wird daher nur über ein
auf der ersten Signalleitungsebene 217 ausgebildetes Signalleitungsmus
ter an das Halbleiterbauelement angelegt. Dementsprechend können Lei
tungen für die erste Versorgung bequem auf der ersten Signalleitungsebe
ne 217 kombiniert werden, und die kombinierten Leitungen der ersten Ver
sorgung bilden, wie in Fig. 3A gezeigt, eine erste Versorgungsebene 262,
die elektrisch einen einzelnen Knoten beinhaltet.
Auf die gleiche Weise wird der andere Versorgungstyp, nachfolgend als
zweite Versorgung bezeichnet, der externen Versorgungen nur über ein
auf der zweiten Signalleitungsebene 218 gebildetes Signalleitungsmuster
angelegt. Die zweiten Versorgung wird daher nur über dieses auf der zwei
ten Signalleitungsebene 218 gebildete Signalleitungsmuster an das Halb
leiterbauelement angelegt. Dementsprechend können Leitungen für die
zweite Versorgung bequem auf der zweiten Signalleitungsebene 218 kom
biniert werden, und die kombinierten Leitungen der zweiten Versorgung
bilden, wie in Fig. 3A gezeigt, eine zweite Versorgungsebene 264, die e
lektrisch einen einzigen Knoten beinhaltet.
Dementsprechend wird über die von dem Schlitz 212 geteilten zwei Ebe
nen 262, 264 Energie mit unterschiedlichen Spannungen für die erste und
die zweite Versorgung separat zugeführt. Daher wird der Aufwand redu
ziert, der zum Separieren der Leitungen der ersten Versorgung von denje
nigen der zweiten Versorgung erforderlich ist. Außerdem lassen sich die
Leitungen der ersten bzw. der zweiten Versorgung jeweils untereinander
kombinieren, so dass die Breite der kombinierten Leitung für die erste und
für die zweite Versorgung vergrößert werden kann. Dementsprechend wird
die Induktivität deutlich vermindert. Die mit den herkömmlichen Leitungs
schemata mit gemischten Versorgungsleitungen verknüpften Schwierigkei
ten, wie erhöhte Induktivität und reduzierte Versorgungszuverlässigkeit,
können daher vermieden oder jedenfalls abgeschwächt werden. Vorzugs
weise ist die erste Versorgung eine Versorgung VDD mit positiver Span
nung und die zweite Versorgung eine Masse-Versorgung GND.
Wie aus Fig. 3A weiter ersichtlich, ist eine Linie von Lotkugelbefestigungen
216 in einem Randkantenbereich sowohl der ersten Signalleitungsebene
217 als auch der zweiten Signalleitungsebene 218 angeordnet. An der
Randkante der ersten Signalleitungsebene 217 auf den Lotkugelbefesti
gungen 216 montierte Lotkugeln sind sämtlich mit der ersten Versorgung
VDD verbunden. An der Randkante der zweiten Signalleitungsebene 218
auf den Lotkugelbefestigungen 216 montierte Lotkugeln sind alle mit der
zweiten Versorgung GND verbunden. Andere Signale außer den Versor
gungs-Signalen werden über die auf den Lotkugelbefestigungen 216 mon
tierten Lotkugeln ein- oder ausgegeben. Es versteht sich, dass statt der
ersten Versorgung VDD und der zweiten Versorgung GND eine andere
Versorgung an den Lotkugeln eingegeben werden kann.
Fig. 5 veranschaulicht anhand eines detaillierteren Schaltbildes das Muster
auf einer Seite des Substrats eines erfindungsgemäßen Halbleiterbauele
ments mit BGA-Packung. Wie daraus ersichtlich, sind mehrere Kontaktstel
len 322 in einer Linie entlang des Mittenbereichs eines Einzelschichtsub
strats 310 angeordnet. Von den Lotkugelbefestigungen, die als kreisförmi
ge Bereiche wiedergegeben sind, stellen diejenigen, die mit VDD bezeich
net sind, Leistungs-Lotkugelbefestigungen und diejenigen, die mit VSS be
zeichnet sind, Masse-Lotkugelbefestigungen dar. Die übrigen Lotkugelbe
festigungen sind Signal-Lotkugelbefestigungen. Die Leistungs-Lotkugel
befestigungen sind nur auf einer Leistungsebene 362 gebildet, und die
Masse-Lotkugelbefestigungen sind nur auf einer Masseebene 364 gebil
det. Die anderen Signal-Lotkugelbefestigungen können auf jeder dieser
beiden Ebenen 362, 364 gebildet sein. Sie können mit einem Versorgungs
typ verbunden sein, der von der Leistungsversorgung VDD und der Mas
seversorgung VSS verschieden ist.
Die Leistungsebene 362 führt die mehreren Leistungs-Lotkugel
befestigungen auf dem Einzelschichtsubstrat 310 elektrisch zusammen.
Dementsprechend sind Leistungs-Kontaktstellen nicht mit bestimmten
Leistungs-Lotkugelbefestigungen verbunden, sondern mit der Leistungs
ebene 362. Signal-Kontaktstellen sind mit den Signal-Lotkugel
befestigungen über zugehörige Verbindungsleitungen verbunden. Die
Grenze, welche die Leistungsebene 362 definiert, umschließt Signal-
Lotkugelbefestigungen, die auf der Leistungsebene 362 angeordnet sind,
und deren Verbindungsleitungen.
Die Masseebene 364 fasst die mehreren Massen-Lotkugelbefestigungen
auf dem Einzelschichtsubstrat 310 elektrisch zusammen. Dementspre
chend sind Masse-Kontaktstellen nicht mit bestimmten Masse-Lotkugel
befestigungen verbunden, sondern mit der Masseebene 364. Die Grenze,
welche die Masseebene 364 definiert, umschließt Signal-Lotkugel
befestigungen, die auf der Masseebene 364 angeordnet sind, und deren
Verbindungsleitungen.
Folglich treten auf dem Substrat dieses erfindungsgemäßen Halbleiterbau
elementes keine Fälle auf, in welchen sowohl eine mit einer Leistungs-
Lotkugelbefestigung verbundene Leistungsleitung als auch eine mit einer
Masse-Lotkugelbefestigung verbundene Masseleitung zwischen zwei be
nachbarten Signal-Lotkugelbefestigungen hindurchgeführt sind. Es treten
auch keine Fälle auf, in denen eine separate Verbindungsleitung nur zwi
schen eine einzelne Lotkugelbefestigung und eine Kontaktstelle einge
schleift und nicht mit einer weiteren Lotkugelbefestigung desselben Typs
verbunden ist. Daher verringert sich die Induktivität der Leistungsleitung,
und die Zuverlässigkeit der Versorgungszufuhr ist verbessert.
In denjenigen Fällen, in denen außer der Leistungsebene 362 oder Mas
seebene 364 eine separate Leistungs- oder Masseleitung zugeführt wird,
beispielsweise zur Zuführung einer stabilen Leistung oder Masse zu einem
speziellen Schaltkreis, wie einem Verzögerungsregelkreis (DLL) oder ei
nem Phasenregelkreis (PLL), ist eine mit der separaten Leistungs- oder
Masseleitung verbundene Leistungs- oder Masse-Lotkugelbefestigung
nicht in die Leistungs- bzw. Masseebene 362, 364 eingebunden. Die sepa
rate Leistungs- oder Masse-Lotkugelbefestigung und ihre Verbindungslinie
werden während eines Durchschleifungsprozesses wie eine Signal-
Lotkugelbefestigung und deren Verbindungslinie behandelt.
Wenn der Halbleiterchip eines erfindungsgemäßen Halbleiterbauelements
mit BGA-Packung eine Dreifachmuldenstruktur oder eine Doppelmulden
struktur mit einem p-leitenden Substrat aufweist, kann z. B. die erste Ver
sorgung VDD an eine n-leitende Mulde und die zweite Versorgung GND an
das p-Substrat oder eine p-leitende Taschenmulde angelegt werden.
Die Fig. 7 und 8 zeigen in schematischen Querschnitten Beispiele einer
Doppelmuldenstruktur mit einem p-Substrat bzw. einer Dreifachmulden
struktur mit einem p-Substrat. Bei der in Fig. 7 gezeigten Doppelmulden
struktur ist eine n-leitende Mulde durch Implantieren von n-leitenden Stör
stellen in das p-Substrat gebildet, und im n-Muldengebiet sind ein Drain-
und ein Source-Bereich gebildet. Bei der Dreifachmuldenstruktur von Fig. 8
ist eine n-leitende Mulde mit einer rechteckigen Anschlussflächengestalt
gebildet, und in einer vorgegebenen Tiefe ist eine tiefe n-leitende Mulde
gebildet, so dass durch die n-Mulde mit der rechteckigen Anschlussflä
chengestalt und die im unteren Bereich befindliche, tiefe n-Mulde eine p
leitende Taschenmulde gebildet ist.
In den oben beschriebenen Ausführungsbeispielen wurden aus zwei oder
mehr externen Versorgungen zwei Versorgungen ausgewählt und durch
einen Schlitz getrennt. Diesbezüglich sind im Rahmen der Erfindung ver
schiedene Modifikationen möglich. Beispielsweise kann eine Signallei
tungsebene in mehr als zwei Signalleitungsebenen aufgeteilt sein, und es
können Leitungen für wenigstens eine der zwei oder mehr externen Ver
sorgungen jeweils nur auf einer zugehörigen Signalleitungsebene gebildet
sein. Die zugehörige Signalleitungsebene stellt somit eine Ebene dar, auf
der lediglich Leitungen für die gewählte externe Versorgung und Leitungen
für Signale gebildet sind, die nicht zu den externen Versorgungen gehören.
Leitungen für die anderen, nicht für die betreffende Signalleitungsebene
ausgewählten externen Versorgungen können auf den anderen Signallei
tungsebenen gemischt vorliegen, ausgenommen Signalleitungsebenen, die
zu ausgewählten externen Versorgungen gehören.
Fig. 6 zeigt in Draufsicht eine weitere Realisierung des erfindungsgemäßen
Halbleiterbauelementes mit BGA-Packung. In diesem Ausführungsbeispiel
ist nur eine der externen Versorgungen ausgewählt und separat über ledig
lich eine Signalleitungsebene angelegt. Die übrigen externen Versorgun
gen werden zusammen über eine andere Signalleitungsebene angelegt.
Die Struktur des Halbleiterbauelements mit BGA-Packung von Fig. 6 ent
spricht derjenigen des Halbleiterbauelements mit BGA-Packung der Fig.
3A und 3B, so dass insoweit auf dessen obige Erläuterung verwiesen wer
den kann. Im Beispiel von Fig. 6 ist nur eine der externen Versorgungen
ausgewählt, die als erste Versorgung bezeichnet sei. Wie im Beispiel von
Fig. 3A gezeigt, ist die erste Versorgung über nur eine erste Signallei
tungsebene 217 angelegt. Leitungen für die anderen externen Versorgun
gen befinden sich zur Energieversorgung auf einer zweiten Signalleitungs
ebene 218. Die erste Versorgung kann eine Leistungsversorgung VDD mit
einer positiven Spannung oder eine Masseversorgung GND sein.
Die Zuverlässigkeit der Energieversorgung kann dementsprechend da
durch verbessert werden, dass Versorgungsleitungen so geführt werden,
dass eine hinsichtlich Induktivität und Zuverlässigkeit am ehesten proble
matische externe Versorgung ausgewählt und separat von der oder den
anderen externen Versorgungen zugeführt wird.
Wenn die erste Versorgung eine Leistungsversorgung VDD mit einer posi
tiven Spannung ist, kann sie an eine n-Mulde im Halbleiterbauelement mit
BGA-Packung angelegt werden, das einen Halbleiterchip mit Dreifachmul
denstruktur mit einem p-Substrat oder mit Doppelmuldenstruktur mit einem
p-Substrat beinhaltet. In einem anderen Fall kann sie, wenn die erste Ver
sorgung eine Masseversorgung GND ist, an ein p-Substrat oder eine p-
Taschenmulde im Halbleiterbauelement mit BGA-Packung angelegt wer
den, das einen Halbleiterchip mit Dreifachmuldenstruktur mit p-Substrat
oder mit Doppelmuldenstruktur mit p-Substrat beinhaltet.
Es ist bevorzugt, die Halbleiterbauelemente mit BGA-Packung gemäß den
obigen Ausführungsbeispielen in Form einer "Chip Scale"-Packung (CSP)
zu bilden, um die Abmessung der Packung zu reduzieren. Eine CSP ist als
eine Halbleiterpackung definiert, deren Abmessung nahezu derjenigen ei
nes Halbleiterchips entspricht bzw. die Abmessung des Halbleiterchips um
höchstens 20% übersteigt.
Aus der vorstehenden Beschreibung vorteilhafter Ausführungsbeispiele
wird deutlich, dass beim erfindungsgemäßen Halbleiterbauelement mit
BGA-Packung die für Versorgungsleitungen auf einer Packung des Halblei
terbauelementes auftretende Induktivität beträchtlich reduziert werden
kann. Außerdem können die Versorgungsleitungen problemlos durchge
schleift werden. Die Erfindung verbessert beträchtlich die Eigenschaften
hinsichtlich Leistungsversorgung und die Zuverlässigkeit von Halbleiter
bauelementen.
Claims (12)
1. Halbleiterbauelement mit Ball-Grid-Array-(BGA-)Packung mit
Zuführungen für zwei oder mehr externe Versorgungen (VDD, GND),
einem Halbleiterchip (220) mit einer oder mehreren, in einem Mitten bereich einer Oberfläche desselben angeordneten Kontaktstellen (222),
einem Substrat (210) mit einem Schlitz (212) vorgegebener Größe, der mit Abstand zu der oder den Kontaktstellen mittig angeordnet ist, wobei das Substrat auf einer Seite eine Signalleitungsebene mit ei nem Signalleitungsmuster (214) und mehreren Lotkugelbefestigungen (216) aufweist, während auf seiner anderen Seite der Halbleiterchip montiert ist,
einem zwischen den Halbleiterchip und das Substrat eingebrachten Bondmaterial zum Fixieren des Halbleiterchips am Substrat und
mehreren Lotkugeln (250), die auf den Lotkugelbefestigungen zum Anschließen an externe Schaltkreise angebracht sind,
dadurch gekennzeichnet, dass
die Signalleitungsebene in mehrere Signalleitungsebenen (262, 264) unterteilt ist und Leitungen für wenigstens eine aus den externen Ver sorgungen ausgewählte Versorgung nur auf einer zugehörigen Signal leitungsebene gebildet sind.
Zuführungen für zwei oder mehr externe Versorgungen (VDD, GND),
einem Halbleiterchip (220) mit einer oder mehreren, in einem Mitten bereich einer Oberfläche desselben angeordneten Kontaktstellen (222),
einem Substrat (210) mit einem Schlitz (212) vorgegebener Größe, der mit Abstand zu der oder den Kontaktstellen mittig angeordnet ist, wobei das Substrat auf einer Seite eine Signalleitungsebene mit ei nem Signalleitungsmuster (214) und mehreren Lotkugelbefestigungen (216) aufweist, während auf seiner anderen Seite der Halbleiterchip montiert ist,
einem zwischen den Halbleiterchip und das Substrat eingebrachten Bondmaterial zum Fixieren des Halbleiterchips am Substrat und
mehreren Lotkugeln (250), die auf den Lotkugelbefestigungen zum Anschließen an externe Schaltkreise angebracht sind,
dadurch gekennzeichnet, dass
die Signalleitungsebene in mehrere Signalleitungsebenen (262, 264) unterteilt ist und Leitungen für wenigstens eine aus den externen Ver sorgungen ausgewählte Versorgung nur auf einer zugehörigen Signal leitungsebene gebildet sind.
2. Halbleiterbauelement mit BGA-Packung nach Anspruch 1, weiter da
durch gekennzeichnet, dass mehrere Kontaktstellen (222) entlang ei
nes Mittenbereichs einer Oberfläche des Halbleiterchips angeordnet
sind und die Signalleitungsebene in wenigstens eine erste und eine
zweite Signalleitungsebene unterteilt ist, wobei Leitungen für eine ers
te Versorgung (VDD) nur auf der ersten Signalleitungsebene (262)
und Leitungen für eine zweite Versorgung (GND) nur auf der zweiten
Signalleitungsebene (264) gebildet sind.
3. Halbleiterbauelement mit BGA-Packung nach Anspruch 1 oder 2, wei
ter dadurch gekennzeichnet, dass die Leitungen für eine erste Versor
gung (VDD) auf der ersten Signalleitungsebene miteinander kombi
niert sind und dadurch eine erste kombinierte Ebene bilden, die elekt
risch einen einzelnen Knoten beinhaltet, und die Leitungen für eine
zweite Versorgung (GND) auf der zweiten Signalleitungsebene mit
einander kombiniert sind und so eine zweite kombinierte Ebene bil
den, die elektrisch einen einzelnen Knoten beinhaltet.
4. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1
bis 3, weiter dadurch gekennzeichnet, dass das Halbleiterbauelement
ein solches vom Chip-Scale-Packungstyp ist.
5. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1
bis 4, weiter dadurch gekennzeichnet, dass die erste Versorgung
(VDD) eine positive Spannung beinhaltet und die zweite Versorgung
(GND) eine Massespannung beinhaltet.
6. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1
bis 5, weiter dadurch gekennzeichnet, dass der Halbleiterchip eine
Dreifachmuldenstruktur mit einem p-leitenden Substrat aufweist, wo
bei eine erste Versorgung (VDD) an eine n-leitende Mulde dieser
Struktur und eine zweite Versorgung (GND) an das p-leitende Sub
strat und/oder eine p-leitende Taschenmulde dieser Struktur angelegt
sind.
7. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1
bis 5, weiter dadurch gekennzeichnet, dass der Halbleiterchip eine
Doppelmuldenstruktur aufweist, wobei eine erste Versorgung (VDD)
an eine n-leitende Mulde dieser Struktur und eine zweite Versorgung
(GND) an ein p-leitendes Substrat dieser Struktur angelegt sind.
8. Halbleiterbauelement mit BGA-Packung mit
mehreren Lotkugeln (250) einschließlich mehreren Leistungs- Lotkugeln und mehreren Masse-Lotkugeln,
einem Halbleiterchip (220) mit mehreren Kontaktstellen (222) ein schließlich mehreren Leistungs-Kontaktstellen und mehreren Masse- Kontaktstellen, die entlang eines Mittenbereichs einer Oberfläche des selben angeordnet sind, und
einem Einzelschichtsubstrat (210) mit einem Schlitz (212) vorgegebe ner Größe, der mit Abstand zu den mehreren Kontaktstellen mittig an geordnet ist,
dadurch gekennzeichnet, dass
das Einzelschichtsubstrat (210) auf einer Seite eine Leistungsebene (262) innerhalb eines ersten Flächenbereichs und eine Masseebene (264) innerhalb eines zweiten Flächenbereichs um den Schlitz (212) herum, wobei die Leistungsebene Leistungs-Lotkugelbefestigungen, die Leistungs-Lotkugeln und die Leistungs-Kontaktstellen umfasst, während die Masseebene Masse-Lotkugelbefestigungen, die Masse- Lotkugeln und die Masse-Kontaktstellen beinhaltet, und mehrere Sig nal-Lotkugelbefestigungen aufweist, während der Halbleiterchip auf der anderen Substratseite derart angeordnet ist, dass die Kontaktstel len elektrisch mit den Leistungs-Lotkugelbefestigungen, den Masse- Lotkugelbefestigungen und den Signal-Lotkugelbefestigungen ver bunden sind.
mehreren Lotkugeln (250) einschließlich mehreren Leistungs- Lotkugeln und mehreren Masse-Lotkugeln,
einem Halbleiterchip (220) mit mehreren Kontaktstellen (222) ein schließlich mehreren Leistungs-Kontaktstellen und mehreren Masse- Kontaktstellen, die entlang eines Mittenbereichs einer Oberfläche des selben angeordnet sind, und
einem Einzelschichtsubstrat (210) mit einem Schlitz (212) vorgegebe ner Größe, der mit Abstand zu den mehreren Kontaktstellen mittig an geordnet ist,
dadurch gekennzeichnet, dass
das Einzelschichtsubstrat (210) auf einer Seite eine Leistungsebene (262) innerhalb eines ersten Flächenbereichs und eine Masseebene (264) innerhalb eines zweiten Flächenbereichs um den Schlitz (212) herum, wobei die Leistungsebene Leistungs-Lotkugelbefestigungen, die Leistungs-Lotkugeln und die Leistungs-Kontaktstellen umfasst, während die Masseebene Masse-Lotkugelbefestigungen, die Masse- Lotkugeln und die Masse-Kontaktstellen beinhaltet, und mehrere Sig nal-Lotkugelbefestigungen aufweist, während der Halbleiterchip auf der anderen Substratseite derart angeordnet ist, dass die Kontaktstel len elektrisch mit den Leistungs-Lotkugelbefestigungen, den Masse- Lotkugelbefestigungen und den Signal-Lotkugelbefestigungen ver bunden sind.
9. Halbleiterbauelement mit BGA-Packung nach Anspruch 8, weiter da
durch gekennzeichnet, dass eine die Leistungsebene (262) definie
rende Grenze Signal-Lotkugelbefestigungen, die sich auf der Leis
tungsebene befinden, und deren Verbindungsleitungen umgibt.
10. Halbleiterbauelement mit BGA-Packung nach Anspruch 8 oder 9, wei
ter dadurch gekennzeichnet, dass eine die Masseebene (264) definie
rende Grenze Signal-Lotkugelbefestigungen, die sich auf der Masse
ebene befinden, und deren Verbindungsleitungen umgibt.
11. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 8
bis 10, weiter gekennzeichnet durch eine von der Leistungsebene ge
trennte Leistungs-Lotkugelbefestigung, die mit einem externen Schalt
kreis verbunden ist.
12. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 8
bis 11, weiter gekennzeichnet durch eine von der Masseebene ge
trennte Masse-Lotkugelbefestigung, die mit einem externen Schalt
kreis verbunden ist.
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US5895967A (en) * | 1997-07-07 | 1999-04-20 | Texas Instruments Incorporated | Ball grid array package having a deformable metal layer and method |
KR19990019746A (ko) * | 1997-08-29 | 1999-03-15 | 김영환 | 반도체 소자 패키지 구조 |
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JP3480291B2 (ja) * | 1998-01-08 | 2003-12-15 | 日立電線株式会社 | 半導体装置及び電子装置 |
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US6198635B1 (en) * | 1999-05-18 | 2001-03-06 | Vsli Technology, Inc. | Interconnect layout pattern for integrated circuit packages and the like |
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OP8 | Request for examination as to paragraph 44 patent law | ||
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R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
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Effective date: 20141202 |