DE10121896B4 - Halbleiterbauelement mit Ball-Grid-Array-Packung - Google Patents

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Abstract

Halbleiterbauelement mit Ball-Grid-Array-(BGA-)Packung mit
– einem Halbleiterchip (220) mit mehreren Kontaktstellen (222, 322) einschließlich mehreren Leistungs-Kontaktstellen und mehreren Masse-Kontaktstellen, die entlang eines Mittenbereichs einer Oberfläche desselben angeordnet sind, und
– einem Substrat (210, 310) mit einem Schlitz (212, 312) vorgegebener Größe, der mit Abstand zu den mehreren Kontaktstellen mittig angeordnet ist, wobei das Substrat (210, 310) auf einer Substratseite einen Leistungsversorgungsbereich (262, 362) mit Leistungs-Lotkugelbefestigungen innerhalb eines ersten Flächenbereichs auf einer ersten Seite des Schlitzes und einen Masseversorgungsbereich (264, 364) mit Masse-Lotkugelbefestigungen innerhalb eines zweiten Flächenbereichs auf einer der ersten gegenüberliegenden zweiten Seite des Schlitzes (212, 312) sowie mehrere Signal-Lotkugelbefestigungen aufweist, während der Halbleiterchip auf der anderen Substratseite derart angeordnet ist, dass je eine der Kontaktstellen elektrisch mit einer der Leistungs-Lotkugelbefestigungen, der Masse-Lotkugelbefestigungen oder der Signal-Lotkugelbefestigungen über zugehörige Verbindungsleitungen verbunden ist,
dadurch gekennzeichnet, dass
– der Leistungsversorgungsbereich von einer Leistungsebene gebildet ist, die eine flächige Kontaktschicht...

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Ball-Grid-Array-Packung(BGA-Packung) nach dem Oberbegriff des Anspruchs 1.
  • Mit kleiner, leichter und dünner werdenden Elektronikanwendungen müssen, auch die Halbleiterbauelemente, welche die aufbauenden Blöcke der Elektronikanwendungen darstellen, kleiner, leichter und dünner werden. Dementsprechend werden ältere Halbleiterpackungstechnologien, wie beispielsweise "Dual In-Line"-Packungen (DIP), "Small Outline" mit J-Leitungen (SOJ) und "Quad Flat-Packungen (QFP) durch neuere Packungstechnologien verdrängt, wie BGA-Packungen und "Chip Scale"-Packungen (CSP). In diesen verbesserten BGAs bzw. CSPs wird eine Lotkugel anstelle einer herkömmlichen Leitung verwendet, um die Abmessung einer Halbleiterpackung so weit wie möglich zu reduzieren. Unvermindert wird weiterhin in Forschung und Entwicklung investiert, um die Abmessung von Halbleiterpackungen auf die Chipabmessung zu reduzieren.
  • Die Verwendung von BGA-Packungen, die eine Lotkugel anstelle einer herkömmlichen Leitung einsetzen, hat sich ausgebreitet, insbesondere auch für Bauelemente wie dynamische Rambus-Speicher mit wahlfreiem Zugriff (RDRAMs). Die BGA-Packung verbindet eine Kontaktstelle in einem Halbleiterbauelement mit einer Lotkugel über ein vorgegebenes Signalschaltkreismuster, das auf einem Substrat ausgebildet ist. Im Gegensatz zu einem Bonddraht, wie er in einer herkömmlichen SOJ-Packung benutzt wird, ist das Signalschaltkreismuster hinsichtlich eines Kombinierens mehrerer Signalleitungen oder Versorgungsleitungen vorteilhaft.
  • Ein CSP-Halbleiterbauelement, das einen herkömmlichen BGA-Packungstyp einsetzt, ist in der Patentschrift US 5.920 118 A offenbart. Die 1A und 1B zeigen dieses bekannte Halbleiterbauelement mit BGA-Packung in einer Draufsicht bzw. einer Schnittansicht. Wie daraus ersichtlich, beinhaltet das herkömmliche Halbleiterbauelement mit BGA-Packung ein Einzelschichtsubstrat 110, einen Halbleiterchip 120 mit mehreren, entlang einer Mittenachse positionierten Kontaktstellen 122, eine Bondeinheit 140 zwischen dem Halbleiterchip 120 und dem Substrat 110 sowie mehrere Lotkugeln 150 zum Verbinden mit einem externen Schaltkreis. Das Substrat 110 weist Lotkugelbefestigungen 116 auf, auf denen die Lotkugeln 150 entlang einer Ebene montiert sind. Die Lotkugelbefestigungen 116 sind mit den Kontaktstellen 122 des Halbleiterchips 120 über einen Schlitz 112 durch ein vorgegebenes Signalschaltkreismuster 114 und Bonddrähte 130 verbunden.
  • Bei einem solchen herkömmlichen Halbleiterbauelement mit BGA-Packung, dem zwei oder mehr Arten externer Versorgung zugeführt werden, müssen jedoch wenigstens zwei externe Versorgungszuführungen separat mit dem Bauelement verbunden werden, was das Kombinieren zwischen den Leitungen desselben Versorgungstyps begrenzt. Dementsprechend sind, wie in 1A zu erkennen, getrennte Versorgungsleitungen ausgebildet. Da die getrennten Versorgungsleitungen einen schmalen Zwischenraum zwischen sich belassen, erhöht sich die Induktivität einer jeweiligen Versorgungsleitung.
  • Die mit der herkömmlichen Technologie verknüpften Schwierigkeiten lassen sich unter Bezugnahme auf 2 eingehender erläutern, die ein genaueres Schaltbild zeigt, welches das Muster auf einer Seite des Substrats 110 eines herkömmlichen Halbleiterbauelements mit BGA-Packung illustriert. Wie aus 2 ersichtlich, sind mehrere Kontaktstellen 122 in einer Linie entlang des Mittenbereichs des Einzelschichtsubstrats 110 angeordnet, und die Kontaktstellen 122 sind elektrisch mit Lotkugelbefestigungen, die in 2 als kreisförmige Bereiche wiedergegeben sind, über dicke und dünne Verbindungsleitungen verbunden. Die Lotkugelbefestigungen, die mit VDD bezeichnet sind, sind Leistungs-Lotkugelbefestigungen, und die mit VSS bezeichneten Lotkugelbefestigungen sind Masse-Lotkugelbefestigungen. Die übrigen Lotkugelbefestigungen sind Signal-Lotkugelbefestigungen.
  • In einem solchen herkömmlichen Halbleiterbauelement mit BGA-Packung sind die Leistungs-Lotkugelbefestigungen, die Masse-Lotkugelbefestigungen und Signal-Lotkugelbefestigungen in Mischstrukturen auf einer Fläche eines Einzelschichtsubstrats auf beiden Seiten eines im Substrat gebildeten Schlitzes angeordnet. Deshalb muss darauf geachtet werden, dass die verschiedenen Verbindungen ausreichend voneinander separiert sind, um ein Überkreuzen der verschiedenen Leitungen in diesen Mischstrukturen zu vermeiden.
  • So gibt es in 2 einen mit dem Bezugszeichen 170 markierten Bereich, in welchem sowohl eine Leistungsleitung, die mit einer Leistungs-Lotkugelbefestigung VDD verbunden ist, als auch eine Masseleitung, die mit einer Masse-Lotkugelbefestigung VSS verbunden ist, zwischen zwei benachbarten Signal-Lotkugelbefestigungen hindurchgeführt werden. In einem solchen Fall müssen die Verbindungsleitungen schmäler sein, was die Induktivität der Leistungsleitung erhöht und dadurch Zuverlässigkeitsprobleme hervorrufen kann.
  • In einem mit dem Bezugszeichen 172 markierten Bereich ist eine weitere Schwierigkeit verdeutlicht. Dort ist die Verbindungsleitung zwischen nur einer einzigen Lotkugelbefestigung und einer Kontaktstelle eingeschleift, ohne dass sie mit einer weiteren Lotkugelbefestigung desselben Typs verbunden ist. Ein derartiges Verbindungsschema kann zu erhöhtem Schaltrauschen führen.
  • Wie oben erläutert, sind bei der herkömmlichen Technologie im Entwurf auf einem Einzelschichtsubstrat eines Halbleiterbauelements mit BGA-Packung verschiedene Typen von Verbindungsleitungen zusammen mit mehreren Lotkugelbefestigungen in einer Weise vorgesehen, die zu erhöhtem Schaltrauschen und verringerter Versorgungszuverlässigkeit führen kann. Beides kann zu einer Fehlfunktion des Halbleiterbauelementes führen.
  • Halbleiterbauelemente mit BGA-Packung der eingangs genannten Art sind in der Patentschrift US 6.049 129 A offenbart. Bei den dort gezeigten Bauelementen sind der Leistungsversorgungsbereich und der Masseversorgungsbereich jeweils von einer Versorgungsbusleitung gebildet, die ent lang einer zugewandten Längsseite eines im Sübstratmittenbereich gebildeten Schlitzes mit etwas Abstand von diesem verläuft und je zwei äußere Leistungs- bzw. Masse-Lotkugelbefestigungen miteinander verbindet. Zwischen den äußeren Leistungs- bzw. Masse-Lotkugelbefestigungen sind in einer Reihe Signal-Lotkugelbefestigungen vorgesehen, mit denen Bondkontaktstellen verbunden sind, die als Befestigungen für Bonddrähte dienen, welche zu Signal-Kontaktstellen des Halbleiterchips führen und dabei die jeweilige Leistungs- bzw. Masse-Versorgungsbusleitung mit vertikalem Abstand kreuzen.
  • In der Offenlegungsschrift JP 2000-100814 A ist ein Halbleiterbauelement offenbart, bei dem Leistungsversorgungs-, Masseversorgungs- und Signalleitungsverdrahtungen in einer gemeinsamen Ebene angeordnet sind, wobei sie in Kontaktstellen bzw. Lotkugeln enden. In entsprechenden Ausführungsbeispielen sind die Leistungsversorgungs- und/oder Masseversorgungsleitungen als flächige Bereiche ausgebildet, wobei sich z.B. ein flächiger Masseversorgungsbereich über fast die gesamte Bauelementabmessung erstreckt oder sich ein flächiger Leistungsversorgungsbereich mit strahlenförmiger Struktur über die Bauelementfläche hinweg erstreckt oder flächige Leistungsversorgungs- und Masseversorgungsbereiche zwei miteinander verzahnte Flächenstrukturen bilden.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelementes mit BGA-Packung der eingangs genannten Art zugrunde, für das sich eine möglichst geringe Induktivität und möglichst stabile Versorgungszuführung ergibt.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelementes mit BGA-Packung mit den Merkmalen des Anspruchs 1. Der dadurch gegebene erfindungsgemäße BGA-Packungsaufbau ermöglicht eine beträchtliche Verringerung der in Versorgungsleitungen auftretenden Induktivität, so dass die Versorgungscharakteristik und die Zuverlässigkeit des Halbleiterbauelementes verbessert werden können.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1A und 1B eine Draufsicht bzw. Schnittansicht eines herkömmlichen Halbleiterbauelementes mit BGA-Packung,
  • 2 ein detaillierteres Schaltbild, welches das Muster auf einer Seite des Substrats des herkömmlichen Halbleiterbauelementes mit BGA-Packung des Typs von 1 veranschaulicht,
  • 3A und 3B eine Draufsicht bzw. Schnittansicht eines erfindungsgemäßen Halbleiterbauelementes mit BGA-Packung,
  • 4 eine Darstellung zur Veranschaulichung einer Signalleitungsebene mit einer ersten und einer zweiten Signalleitungsebene im Halbleiterbauelement mit BGA-Packung gemäß den 3A und 3B,
  • 5 ein detaillierteres Schaltbild zur Veranschaulichung des Musters auf einer Seite des Substrates eines erfindungsgemäßen Halbleiterbauelementes mit BGA-Packung des Typs der 3A und 3B,
  • 6 eine schematische Draufsicht auf ein weiteres erfindungsgemäßes Halbleiterbauelement mit BGA-Packung,
  • 7 eine Schnittansicht zur Veranschaulichung eines Beispiels mit einer Doppelmuldenstruktur in einem p-Substrat und
  • 8 eine Schnittansicht zur Veranschaulichung eines Beispiels einer Dreifachmuldenstruktur in einem p-Substrat.
  • Eine erste erfindungsgemäße Realisierung eines Halbleiterbauelementes mit BGA-Packung ist in 3A in Draufsicht und in 3B im Querschnitt gezeigt. Wie daraus ersichtlich, beinhaltet dieses Halbleiterbauelement mit BGA-Packung einen Halbleiterchip 220, ein Substrat 210, eine Bondeinheit 130 und mehrere Lotkugeln 250. Dem Halbleiterbauelement mit BGA-Packung werden in diesem Ausführungsbeispiel Versorgungen von zwei oder mehr externen Zuführungen mit unterschiedlichem Potential zugeführt.
  • Der Halbleiterchip 220 weist eine Mehrzahl von Kontaktstellen 222 auf, die entlang seiner Mittenachse in einer Linie angeordnet sind. Der Halbleiterchip 220 steht mit externen Schaltkreisen über die Kontaktstellen 222 in Verbindung.
  • Das Substrat 210 dient als Träger des Halbleiterchips 220, d.h. der Halbleiterchip 220 ist auf dem Substrat 210 montiert. Die Bondeinheit bzw. das Bondmaterial 230 ist zwischen dem Substrat 210 und dem Halbleiterchip 220 vorgesehen, um den Halbleiterchip 220 am Substrat 210 zu fixieren. Das Substrat 210 dient außerdem dazu, den Halbleiterchip 220 nach außen über ein vorgegebenes Signalleitungsmuster 214 und die Lotkugeln 250 zu verbinden. Zu diesem Zweck ist diejenige Oberfläche des Substrats 210, welche nicht mit der Bondeinheit 230 in Kontakt steht, mit einer Signalleitungsebene versehen. Der Halbleiterchip 220 ist auf die Oberseite des Substrats 210 montiert, und die Signalleitungsebene ist an der Unterseite des Substrats 210 gebildet. Mehrere Lotkugelbefestigungen 216 sowie das Signalleitungsmuster 214 sind auf der Signalleitungsebene ausgebildet. Die Kugeln 250 sind auf der jeweiligen Lotkugelbefestigung 216 angebracht, so dass das Halbleiterbauelement mit externen Schaltkreisen verbunden werden kann.
  • Das Substrat 210 weist einen mittigen Schlitz 212 vorgegebener Abmessung auf und ist derart angeordnet, dass das Signalleitungsmuster 214 ü ber den Schlitz 212 mit den Kontaktstellen 222 des Halbleiterchips 220 verbunden ist. Somit steht der Halbleiterchip 220 über die Kontaktstellen 222, das Signalleitungsmuster 214 und die Lotkugeln (250) nach außen in Verbindung.
  • Wie aus 3A ersichtlich, ist die Signalleitungsebene in zwei oder mehr Signalleitungsebenen unterteilt. Da der sich vertikal erstreckende Schlitz 212 im Mittenbereich des Substrats 210 vorgesehen ist, ist es bevorzugt, die unterteilte Signalleitungsebene bezüglich des Schlitzes 212 zu definieren. In diesem Ausführungsbeispiel sind zwei Signalleitungsebenen definiert, und zwar eine erste Signalleitungsebene 217 und eine zweite Signalleitungsebene 218.
  • 4 ist eine Darstellung, welche die Grenze der Signalleitungsebene besser veranschaulicht, die in die erste Signalleitungsebene 217 und die zweite Signalleitungsebene 218 unterteilt ist. Ein Versorgungstyp, nachfolgend auch als erste Versorgung bezeichnet, wird lediglich über die Signalleitungsebene 217 angelegt. Die erste Versorgung wird daher nur über ein auf der ersten Signalleitungsebene 217 ausgebildetes Signalleitungsmuster an das Halbleiterbauelement angelegt. Dementsprechend können Leitungen für die erste Versorgung bequem auf der ersten Signalleitungsebene 217 kombiniert werden, und die kombinierten Leitungen der ersten Versorgung bilden, wie in 3A gezeigt, eine erste Versorgungsebene 262, die elektrisch einen einzelnen Knoten beinhaltet.
  • Auf die gleiche Weise wird der andere Versorgungstyp, nachfolgend als zweite Versorgung bezeichnet, der externen Versorgungen nur über ein auf der zweiten Signalleitungsebene 218 gebildetes Signalleitungsmuster angelegt. Die zweiten Versorgung wird daher nur über dieses auf der zweiten Signalleitungsebene 218 gebildete Signalleitungsmuster an das Halbleiterbauelement angelegt. Dementsprechend können Leitungen für die zweite Versorgung bequem auf der zweiten Signalleitungsebene 218 kom biniert werden, und die kombinierten Leitungen der zweiten Versorgung bilden, wie in 3A gezeigt, eine zweite Versorgungsebene 264, die elektrisch einen einzigen Knoten beinhaltet.
  • Dementsprechend wird über die von dem Schlitz 212 geteilten zwei Ebenen 262, 264 Energie mit unterschiedlichen Spannungen für die erste und die zweite Versorgung separat zugeführt. Daher wird der Aufwand reduziert, der zum Separieren der Leitungen der ersten Versorgung von denjenigen der zweiten Versorgung erforderlich ist. Außerdem lassen sich die Leitungen der ersten bzw. der zweiten Versorgung jeweils untereinander kombinieren, so dass die Breite der kombinierten Leitung für die erste und für die zweite Versorgung vergrößert werden kann. Dementsprechend wird die Induktivität deutlich vermindert. Die mit den herkömmlichen Leitungsschemata mit gemischten Versorgungsleitungen verknüpften Schwierigkeiten, wie erhöhte Induktivität und reduzierte Versorgungszuverlässigkeit, können daher vermieden oder jedenfalls abgeschwächt werden. Vorzugsweise ist die erste Versorgung eine Versorgung VDD mit positiver Spannung und die zweite Versorgung eine Masse-Versorgung GND.
  • Wie aus 3A weiter ersichtlich, ist eine Linie von Lotkugelbefestigungen 216 in einem Randkantenbereich sowohl der ersten Signalleitungsebene 217 als auch der zweiten Signalleitungsebene 218 angeordnet. An der Randkante der ersten Signalleitungsebene 217 auf den Lotkugelbefestigungen 216 montierte Lotkugeln sind sämtlich mit der ersten Versorgung VDD verbunden. An der Randkante der zweiten Signalleitungsebene 218 auf den Lotkugelbefestigungen 216 montierte Lotkugeln sind alle mit der zweiten Versorgung GND verbunden. Andere Signale außer den Versorgungs-Signalen werden über die auf den Lotkugelbefestigungen 216 montierten Lotkugeln ein- oder ausgegeben. Es versteht sich, dass statt der ersten Versorgung VDD und der zweiten Versorgung GND eine andere Versorgung an den Lotkugeln eingegeben werden kann.
  • 5 veranschaulicht anhand eines detaillierteren Schaltbildes das Muster auf einer Seite des Substrats eines erfindungsgemäßen Halbleiterbauelements mit BGA-Packung. Wie daraus ersichtlich, sind mehrere Kontaktstellen 322 in einer Linie entlang des Mittenbereichs eines Einzelschichtsubstrats 310 angeordnet. Von den Lotkugelbefestigungen, die als kreisförmige Bereiche wiedergegeben sind, stellen diejenigen, die mit VDD bezeichnet sind, Leistungs-Lotkugelbefestigungen und diejenigen, die mit VSS bezeichnet sind, Masse-Lotkugelbefestigungen dar. Die übrigen Lotkugelbefestigungen sind Signal-Lotkugelbefestigungen. Die Leistungs-Lotkugelbefestigungen sind nur auf einer Leistungsebene 362 gebildet, und die Masse-Lotkugelbefestigungen sind nur auf einer Masseebene 364 gebildet. Die anderen Signal-Lotkugelbefestigungen können auf jeder dieser beiden Ebenen 362, 364 gebildet sein. Sie können mit einem Versorgungstyp verbunden sein, der von der Leistungsversorgung VDD und der Masseversorgung VSS verschieden ist.
  • Die Leistungsebene 362 führt die mehreren Leistungs-Lotkugelbefestigungen auf dem Einzelschichtsubstrat 310 elektrisch zusammen. Dementsprechend sind Leistungs-Kontaktstellen nicht mit bestimmten Leistungs-Lotkugelbefestigungen verbunden, sondern mit der Leistungsebene 362. Signal-Kontaktstellen sind mit den Signal-Lotkugelbefestigungen über zugehörige Verbindungsleitungen verbunden. Die Grenze, welche die Leistungsebene 362 definiert, umschließt Signal-Lotkugelbefestigungen, die auf der Leistungsebene 362 angeordnet sind, und deren Verbindungsleitungen.
  • Die Masseebene 364 fasst die mehreren Massen-Lotkugelbefestigungen auf dem Einzelschichtsubstrat 310 elektrisch zusammen. Dementsprechend sind Masse-Kontaktstellen nicht mit bestimmten Masse-Lotkugelbefestigungen verbunden, sondern mit der Masseebene 364. Die Grenze, welche die Masseebene 364 definiert, umschließt Signal-Lotkugel befestigungen, die auf der Masseebene 364 angeordnet sind, und deren Verbindungsleitungen.
  • Folglich treten auf dem Substrat dieses erfindungsgemäßen Halbleiterbauelementes keine Fälle auf, in welchen sowohl eine mit einer Leistungs-Lotkugelbefestigung verbundene Leistungsleitung als auch eine mit einer Masse-Lotkugelbefestigung verbundene Masseleitung zwischen zwei benachbarten Signal-Lotkugelbefestigungen hindurchgeführt sind. Es treten auch keine Fälle auf, in denen eine separate Verbindungsleitung nur zwischen eine einzelne Lotkugelbefestigung und eine Kontaktstelle eingeschleift und nicht mit einer weiteren Lotkugelbefestigung desselben Typs verbunden ist. Daher verringert sich die Induktivität der Leistungsleitung, und die Zuverlässigkeit der Versorgungszufuhr ist verbessert.
  • In denjenigen Fällen, in denen außer der Leistungsebene 362 oder Masseebene 364 eine separate Leistungs- oder Masseleitung zugeführt wird, beispielsweise zur Zuführung einer stabilen Leistung oder Masse zu einem speziellen Schaltkreis, wie einem Verzögerungsregelkreis (DLL) oder einem Phasenregelkreis (PLL), ist eine mit der separaten Leistungs- oder Masseleitung verbundene Leistungs- oder Masse-Lotkugelbefestigung nicht in die Leistungs- bzw. Masseebene 362, 364 eingebunden. Die separate Leistungs- oder Masse-Lotkugelbefestigung und ihre Verbindungslinie werden während eines Durchschleifungsprozesses wie eine Signal-Lotkugelbefestigung und deren Verbindungslinie behandelt.
  • Wenn der Halbleiterchip eines erfindungsgemäßen Halbleiterbauelements mit BGA-Packung eine Dreifachmuldenstruktur oder eine Doppelmuldenstruktur mit einem p-leitenden Substrat aufweist, kann z.B. die erste Versorgung VDD an eine n-leitende Mulde und die zweite Versorgung GND an das p-Substrat oder eine p-leitende Taschenmulde angelegt werden.
  • Die 7 und 8 zeigen in schematischen Querschnitten Beispiele einer Doppelmuldenstruktur mit einem p-Substrat bzw. einer Dreifachmuldenstruktur mit einem p-Substrat. Bei der in 7 gezeigten Doppelmuldenstruktur ist eine n-leitende Mulde durch Implantieren von n-leitenden Störstellen in das p-Substrat gebildet, und im n-Muldengebiet sind ein Drain- und ein Source-Bereich gebildet. Bei der Dreifachmuldenstruktur von 8 ist eine n-leitende Mulde mit einer rechteckigen Anschlussflächengestalt gebildet, und in einer vorgegebenen Tiefe ist eine tiefe n-leitende Mulde gebildet, so dass durch die n-Mulde mit der rechteckigen Anschlussflächengestalt und die im unteren Bereich befindliche, tiefe n-Mulde eine p-leitende Taschenmulde gebildet ist.
  • In den oben beschriebenen Ausführungsbeispielen wurden aus zwei oder mehr externen Versorgungen zwei Versorgungen ausgewählt und durch einen Schlitz getrennt. Diesbezüglich sind im Rahmen der Erfindung verschiedene Modifikationen möglich. Beispielsweise kann eine Signalleitungsebene in mehr als zwei Signalleitungsebenen aufgeteilt sein, und es können Leitungen für wenigstens eine der zwei oder mehr externen Versorgungen jeweils nur auf einer zugehörigen Signalleitungsebene gebildet sein. Die zugehörige Signalleitungsebene stellt somit eine Ebene dar, auf der lediglich Leitungen für die gewählte externe Versorgung und Leitungen für Signale gebildet sind, die nicht zu den externen Versorgungen gehören. Leitungen für die anderen, nicht für die betreffende Signalleitungsebene ausgewählten externen Versorgungen können auf den anderen Signalleitungsebenen gemischt vorliegen, ausgenommen Signalleitungsebenen, die zu ausgewählten externen Versorgungen gehören.
  • 6 zeigt in Draufsicht eine weitere Realisierung des erfindungsgemäßen Halbleiterbauelementes mit BGA-Packung. In diesem Ausführungsbeispiel ist nur eine der externen Versorgungen ausgewählt und separat über lediglich eine Signalleitungsebene angelegt. Die übrigen externen Versorgungen werden zusammen über eine andere Signalleitungsebene angelegt.
  • Die Struktur des Halbleiterbauelements mit BGA-Packung von 6 entspricht derjenigen des Halbleiterbauelements mit BGA-Packung der 3A und 3B, so dass insoweit auf dessen obige Erläuterung verwiesen werden kann. Im Beispiel von 6 ist nur eine der externen Versorgungen ausgewählt, die als erste Versorgung bezeichnet sei. Wie im Beispiel von 3A gezeigt, ist die erste Versorgung über nur eine erste Signalleitungsebene 217 angelegt. Leitungen für die anderen externen Versorgungen befinden sich zur Energieversorgung auf einer zweiten Signalleitungsebene 218. Die erste Versorgung kann eine Leistungsversorgung VDD mit einer positiven Spannung oder eine Masseversorgung GND sein.
  • Die Zuverlässigkeit der Energieversorgung kann dementsprechend dadurch verbessert werden, dass Versorgungsleitungen so geführt werden, dass eine hinsichtlich Induktivität und Zuverlässigkeit am ehesten problematische externe Versorgung ausgewählt und separat von der oder den anderen externen Versorgungen zugeführt wird.
  • Wenn die erste Versorgung eine Leistungsversorgung VDD mit einer positiven Spannung ist, kann sie an eine n-Mulde im Halbleiterbauelement mit BGA-Packung angelegt werden, das einen Halbleiterchip mit Dreifachmuldenstruktur mit einem p-Substrat oder mit Doppelmuldenstruktur mit einem p-Substrat beinhaltet. In einem anderen Fall kann sie, wenn die erste Versorgung eine Masseversorgung GND ist, an ein p-Substrat oder eine p-Taschenmulde im Halbleiterbauelement mit BGA-Packung angelegt werden, das einen Halbleiterchip mit Dreifachmuldenstruktur mit p-Substrat oder mit Doppelmuldenstruktur mit p-Substrat beinhaltet.
  • Es ist bevorzugt, die Halbleiterbauelemente mit BGA-Packung gemäß den obigen Ausführungsbeispielen in Form einer "Chip Scale"-Packung (CSP) zu bilden, um die Abmessung der Packung zu reduzieren. Eine CSP ist als eine Halbleiterpackung definiert, deren Abmessung nahezu derjenigen ei nes Halbleiterchips entspricht bzw. die Abmessung des Halbleiterchips um höchstens 20% übersteigt.
  • Aus der vorstehenden Beschreibung vorteilhafter Ausführungsbeispiele wird deutlich, dass beim erfindungsgemäßen Halbleiterbauelement mit BGA-Packung die für Versorgungsleitungen auf einer Packung des Halbleiterbauelementes auftretende Induktivität beträchtlich reduziert werden kann. Außerdem können die Versorgungsleitungen problemlos durchgeschleift werden. Die Erfindung verbessert beträchtlich die Eigenschaften hinsichtlich Leistungsversorgung und die Zuverlässigkeit von Halbleiterbauelementen.

Claims (5)

  1. Halbleiterbauelement mit Ball-Grid-Array-(BGA-)Packung mit – einem Halbleiterchip (220) mit mehreren Kontaktstellen (222, 322) einschließlich mehreren Leistungs-Kontaktstellen und mehreren Masse-Kontaktstellen, die entlang eines Mittenbereichs einer Oberfläche desselben angeordnet sind, und – einem Substrat (210, 310) mit einem Schlitz (212, 312) vorgegebener Größe, der mit Abstand zu den mehreren Kontaktstellen mittig angeordnet ist, wobei das Substrat (210, 310) auf einer Substratseite einen Leistungsversorgungsbereich (262, 362) mit Leistungs-Lotkugelbefestigungen innerhalb eines ersten Flächenbereichs auf einer ersten Seite des Schlitzes und einen Masseversorgungsbereich (264, 364) mit Masse-Lotkugelbefestigungen innerhalb eines zweiten Flächenbereichs auf einer der ersten gegenüberliegenden zweiten Seite des Schlitzes (212, 312) sowie mehrere Signal-Lotkugelbefestigungen aufweist, während der Halbleiterchip auf der anderen Substratseite derart angeordnet ist, dass je eine der Kontaktstellen elektrisch mit einer der Leistungs-Lotkugelbefestigungen, der Masse-Lotkugelbefestigungen oder der Signal-Lotkugelbefestigungen über zugehörige Verbindungsleitungen verbunden ist, dadurch gekennzeichnet, dass – der Leistungsversorgungsbereich von einer Leistungsebene gebildet ist, die eine flächige Kontaktschicht (262, 362) beinhaltet, deren Rand Signal-Lotkugelbefestigungen, die sich im Leistungsversorgungsbereich befinden, und einen anschließenden Abschnitt der jeweils zugehörigen Verbindungsleitung unter Belassung eines Durchführschlitzes für die Verbindungsleitung konform umgibt, und/oder der Masseversorgungsbereich von einer Masseebene gebildet ist, die eine flächige Kontaktschicht (264, 364) beinhaltet, deren Rand Signal-Lotkugelbefestigungen, die sich im Masseversorgungsbereich befinden, und einen anschließenden Abschnitt der jeweils zugehörigen Verbindungsleitung unter Belassung eines Durchführschlitzes für die Verbindungsleitung konform umgibt.
  2. Halbleiterbauelement mit BGA-Packung nach Anspruch 1, weiter gekennzeichnet durch eine von der Leistungsebene getrennte Leistungs-Lotkugelbefestigung, die mit einem externen Schaltkreis zu verbinden ist.
  3. Halbleiterbauelement mit BGA-Packung nach Anspruch 1 oder 2, weiter gekennzeichnet durch eine von der Masseebene getrennte Masse-Lotkugelbefestigung, die mit einem externen Schaltkreis zu verbinden ist.
  4. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass es vom Chip-Scale-Packungstyp ist.
  5. Halbleiterbauelement mit BGA-Packung nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Substrat ein Einzelschichtsubstrat ist.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4754201B2 (ja) * 2004-10-13 2011-08-24 エルピーダメモリ株式会社 半導体装置
JP4353328B2 (ja) * 2005-09-28 2009-10-28 エルピーダメモリ株式会社 半導体パッケージの製造方法及び半導体パッケージ
KR100870973B1 (ko) * 2007-09-03 2008-12-01 한국과학기술원 패드가 구비된 반도체 패키지
KR101397580B1 (ko) * 2007-12-21 2014-05-21 재단법인 포항산업과학연구원 인쇄 회로 기판 및 이에 사용되는 배선연결용 지그
US8299722B2 (en) 2008-12-12 2012-10-30 Cirrus Logic, Inc. Time division light output sensing and brightness adjustment for different spectra of light emitting diodes
US20110193212A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Systems and Methods Providing Arrangements of Vias
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10256457A (ja) * 1997-03-07 1998-09-25 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
US5920118A (en) * 1996-12-18 1999-07-06 Hyundai Electronics Industries Co., Ltd. Chip-size package semiconductor
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6049129A (en) * 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567961B2 (ja) 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
US5331200A (en) 1992-09-30 1994-07-19 Texas Instruments Incorporated Lead-on-chip inner lead bonding lead frame method and apparatus
JPH10284678A (ja) * 1997-04-03 1998-10-23 Hitachi Ltd 半導体装置およびその製造方法
US5895967A (en) * 1997-07-07 1999-04-20 Texas Instruments Incorporated Ball grid array package having a deformable metal layer and method
KR19990019746A (ko) * 1997-08-29 1999-03-15 김영환 반도체 소자 패키지 구조
JP3480291B2 (ja) * 1998-01-08 2003-12-15 日立電線株式会社 半導体装置及び電子装置
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920118A (en) * 1996-12-18 1999-07-06 Hyundai Electronics Industries Co., Ltd. Chip-size package semiconductor
JPH10256457A (ja) * 1997-03-07 1998-09-25 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
US6049129A (en) * 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
US6211576B1 (en) * 1998-09-18 2001-04-03 Hitachi, Ltd. Semiconductor device

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Publication number Publication date
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KR20010110930A (ko) 2001-12-15
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KR100408391B1 (ko) 2003-12-06
GB2368718B (en) 2002-11-06
US7002242B2 (en) 2006-02-21
DE10121896A1 (de) 2002-02-07
GB0110895D0 (en) 2001-06-27
GB2368718A (en) 2002-05-08

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