KR101133137B1 - 폴딩되는 반도체 패키지용 기판 - Google Patents

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Abstract

본 발명은 반도체 제조용 기판에 관한 것이다. 본 발명은 복수의 줄과 복수의 열로 배열되며 메탈로 구성된 복수개의 단위회로 기판 유니트들; 및 상기 복수개의 단위회로 기판 유니트들 중 이웃하는 단위회로 기판 유니트들을 상호 연결하는 적어도 하나의 메탈 브리지를 구비함으로써, 단위회로 기판 유니트들의 스택이 용이하여 반도체 패키지의 제조 공정이 간단하고 제조 비용이 절감된다.

Description

폴딩되는 반도체 패키지용 기판{Semiconductor package substrate being folded}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 패키지의 단면도이다.
도 2는 도 1의 단위회로 기판 유니트가 다수개 구비되는 기판의 평면도이다.
도 3은 본 발명에 따른 반도체 패키지용 기판의 평면도이다.
도 4는 도 3의 A-B면을 따라 절단한 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 단위회로 기판 유니트들 위에 반도체 칩들이 장착된 상태에서 스택되는 구조를 다양하게 보여준다.
도 6은 도 3에 도시된 단위회로 기판 유니트들 중 5개의 단위회로 기판 유니트들 위에 반도체 칩들을 장착한 상태에서 스택된 구조를 보여준다.
<도면의 주요 부분에 대한 부호의 설명>
301; 반도체 제조용 기판, 311～329; 단위회로 기판 유니트들
331,332; 메탈 브리지들, 411～413,611,612; 반도체 칩들
511; 접착제
본 발명은 반도체 패키지에 관한 것으로서, 특히 반도체 패키지의 제조를 위해 사용되는 기판에 관한 것이다.
반도체 패키지는 전기 회로가 형성된 반도체 칩을 내장하고 있으며, 전기 제품에 연결되어 전기 제품의 동작을 제어하는 역할을 한다. 전기 제품이 사용되기 시작하던 초기에는 전기 제품의 기능이 많지 않았기 때문에 반도체 패키지의 특성이 간단하였다. 그러나, 전기 제품의 보급이 증가하면서 전기 제품의 기능도 다양해지고 있으며, 그로 인해 전기 제품에 사용되는 반도체 패키지의 기능도 다양하고 복잡해지고 있다. 이러한 필요를 충족시키기 위해 처음에는 반도체 패키지의 내부에 하나의 반도체 칩이 내장되었으나, 현재는 복수개의 반도체 칩이 내장된다.
하나의 패키지에 복수개의 반도체 칩을 내장하기 위하여 다양한 구조와 다양한 방법이 개발되고 있다. 특히 패키지에 내장되는 반도체 칩의 수가 증가하면 할수록 반도체 패키지의 내부 구조는 더욱더 복잡해지고 있으며, 그로 인하여 반도체 패키지의 제조 기술도 다양해지고 있다.
도 1은 종래의 반도체 패키지의 측단면도이다. 도 1을 참조하면, 반도체 패키지(101)의 내부에는 기판 유니트(111)를 중심으로 반도체 칩(121,122)이 상하로 접착된다. 반도체 칩들(121,122)은 본딩 와이어(131)에 의해 기판 유니트(111)에 본딩된다. 기판 유니트(111)의 단부들은 리드들(113)로 구성되어 반도체 패키지(101)의 외부에 노출된다. 따라서, 리드들(113)을 외부 장치(미도시)와 연결함 으로써, 반도체 칩들(121,122)은 상기 외부 장치와 데이터를 주고받게 된다.
도 2는 도 1에 도시된 기판 유니트(111)가 다수개 구비되는 기판(201)의 평면도이다. 도 2를 참조하면, 기판(201)은 복수개의 기판 유니트들(111)로 구성되며, 복수개의 기판 유니트들(111)은 1줄로 배열된다. 복수개의 기판 유니트들(111)은 상호간에 단절되어 있다. 하나의 기판 유니트(111)의 상하부에 2개의 반도체 칩들(도 1의 121,122)이 접착되어 반도체 패키지(도 1의 101)로 제조된다.
도 1 및 도 2에 도시된 바와 같이, 반도체 패키지(101)의 내부에 2개의 반도체 칩들(121,122)을 내장할 경우, 반도체 칩들(121,122)을 본딩 와이어들(131)을 사용하여 하나의 기판 유니트(111)에 본딩하여야 하는데, 그러기 위해서는 먼저, 상부에 있는 반도체 칩(121)을 본딩한 다음 기판 유니트(111)을 180도 회전시켜서 하부의 반도체 칩(122)을 본딩하여야 한다. 이와 같이, 종래의 반도체 패키지(101)를 제조하기 위해서는 제조 과정이 복잡하며, 그로 인하여 제조 비용이 증가하게 된다.
본 발명은 반도체 패키지의 제조 공정이 간단하고 제조 비용이 절감되는 반도체 패키지용 기판을 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명은
복수의 줄과 복수의 열로 배열되며 메탈로 구성된 복수개의 단위회로 기판 유니트들; 및 상기 복수개의 단위회로 기판 유니트들 중 이웃하는 단위회로 기판 유니트들을 상호 연결하는 적어도 하나의 메탈 브리지를 구비하는 것을 특징으로 하는 반도체 패키지용 기판을 제공한다.
바람직하기는, 상기 단위회로 기판 유니트들이 1줄로 배열된 경우, 상기 단위회로 기판 유니트들은 복수개의 기판 블록들로 구분되고, 각 기판 블록은 3개의 단위회로 기판 유니트들을 구비하며, 상기 3개의 단위회로 기판 유니트들 중 가운데의 메인 단위회로 기판 유니트에 좌우에 위치한 스택 단위회로 기판 유니트들이 상기 적어도 하나의 메탈 브리지에 의해 연결되고, 상기 단위회로 기판 유니트들이 3열과 3줄로 배열될 경우, 상기 단위회로 기판 유니트들은 복수개의 기판 블록들로 구분되고, 각 기판 블록은 9개의 단위회로 기판 유니트들을 구비하며, 상기 9개의 단위회로 기판 유니트들 중 가운데의 메인 단위회로 기판 유니트에 전후좌우에 위치한 스택 단위회로 기판 유니트들이 상기 적어도 하나의 메탈 브리지에 의해 연결되고, 상기 메인 단위회로 기판 유니트의 좌상귀와 우상귀와 좌하귀 및 우하귀에 위치한 단위회로 기판 유니트들은 상기 적어도 하나의 메탈 브리지에 의해 연결되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 패키지용 기판의 평면도이다. 도 3을 참조하면, 반도체 패키지용 기판(301)은 복수개의 단위회로 기판 유니트들(311～329)과 적어도 하나의 메탈 브리지들(331,332)을 구비한다.
복수개의 단위회로 기판 유니트들(311～329)은 복수의 줄과 복수의 열, 예컨대 3열과 3줄로 배열된다. 복수개의 단위회로 기판 유니트들(311～329)은 상하좌우로 평행하게 배열된다. 단위회로 기판 유니트들(311～329) 각각에 하나 또는 2개의 반도체 칩(도 4의 412,413)이 접착된다. 반도체 칩(도4의 412,413)은 에폭시와 같은 접착제에 의해 단위회로 기판 유니트들(311～329)에 접착된다. 반도체 칩(도 4의 412,413)은 복수개의 전극 패드들(미도시)을 구비하며, 알루미늄 와이어(wire) 또는 골드 와이어들이 상기 전극 패드들과 단위회로 기판 유니트들(311～329)에 같이 본딩(bonding)됨으로써 상기 전극 패드들은 단위회로 기판 유니트들(311～329)과 전기적으로 연결된다. 복수개의 단위회로 기판 유니트들(311～329)은 모두 메탈(metal)로 구성된다. 복수개의 단위회로 기판 유니트들(311～329)은 복수개의 기판 블록들(301a,301b)로 구분된다. 기판 블록들(301a,301b)은 각각 9개의 단위회로 기판 유니트들(311～319,321～329)을 포함한다. 9개의 단위회로 기판 유니트들(311～319,321～329)은 가운데에 위치한 메인(main) 단위회로 기판 유니트(311,321)와 주변의 스택(stack) 단위회로 기판 유니트들(312～315,322～325) 및 더미(dummy) 단위회로 기판 유니트들(316～319,326～329)로 구분된다.
적어도 하나의 메탈 브리지들(331,332)은 복수개의 단위회로 기판 유니트들(311～329) 중 이웃하는 단위회로 기판 유니트들을 상호 연결한다. 예컨대, 블록(301a)에 포함된 9개의 단위회로 기판 유니트들(311～319) 중 메인 단위회로 기판 유니트(311)를 중심으로 상하좌우에 위치한 스택 단위회로 기판 유니트들(316～319)은 메탈 브리지들(331)에 의해 연결되고, 메인 단위회로 기판 유니트(311)의 좌상귀와 우상귀와 좌하귀 및 우하귀에 위치한 더미 단위회로 기판 유니트들316～319)은 메탈 브리지들(331)이 구비되지 않음으로써, 상호간에 연결되지 않는다. 메탈 브리지들(331,332)은 모두 메탈로 구성된다. 메탈 브리지들(331,332)의 폭은 메인 단위회로 기판 유니트(311,321)와 스택 단위회로 기판 유니트들(312～315)의 폭보다 좁게 형성된다. 이와 같이, 메탈 브리지들(331,332)의 폭이 메인 단위회로 기판 유니트(311,321)와 스택 단위회로 기판 유니트들(312～315,322～325)의 폭보다 좁게 형성됨으로써, 기판(301)의 제조 비용이 절감된다.
단위회로 기판 유니트들(312～315,322～325)이 1줄로 배열된 경우, 단위회로 기판 유니트들(312～315,322～325)은 복수개의 기판 블록들(301a,301b)로 구분되고, 각 기판 블록은 3개의 단위회로 기판 유니트들을 구비하며, 상기 3개의 단위회로 기판 유니트들 중 가운데의 메인 단위회로 기판 유니트에 좌우에 위치한 스택 단위회로 기판 유니트들이 메탈 브리지들(331)에 의해 연결된다.
도 4는 도 3의 A-B면을 따라 절단한 단면도이다. 도 4를 참조하면, 메인 단위회로 기판 유니트(311)는 메탈 브리지들(331)에 의해 스택 단위회로 기판 유니트들(313,314)에 연결된다. 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(313,314)의 상부에 반도체 칩들(411～413)이 접착된다. 반도체 칩들(411～413)은 에폭시와 같은 접착제에 의해 단위회로 기판 유니트들(311,313,314)에 접착된다.
이 상태에서, 본딩 와이어들(도1의 131)을 사용하여 반도체 칩들(411～413) 위에 형성된 전극 패드들(미도시)과 단위회로 기판 유니트들(311,313,314) 사이를 본딩한다. 이와 같이, 상기 본딩 와이어들에 의해 반도체 칩들(411～413)과 단위회로 기판 유니트들(311,313,314)이 본딩된 상태에서, 단위회로 기판 유니트들(311,313,314)이 스택되고, 이후에 스택된 단위회로 기판 유니트들을 몰딩함으로써, 반도체 패키지(도1의 101)가 완성된다.
이와 같이, 단위회로 기판 유니트들(311,313,314) 위에 반도체 칩들(411～413)을 접착하고, 이어서 본딩 공정과 몰딩 공정을 수행함으로써, 반도체 패키징 공정이 간단해진다.
도 5a 내지 도 5c는 도 4에 도시된 단위회로 기판 유니트들(311,313,314)이 스택되는 구조를 다양하게 보여준다.
도 5a를 참조하면, 메인 단위회로 기판 유니트(311) 위에 우측의 스택 단위회로 기판 유니트(314)가 먼저 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 메인 단위회로 기판 유니트(311)에 접착된 반도체 칩(411)은 접착제(511)에 의해 상호 접착된다. 우측의 스택 단위회로 기판 유니트(314) 위에 좌측의 스택 단위회로 기판 유니트(313)가 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 좌측의 스택 단위회로 기판 유니트(313)에 접착된 반도체 칩(412)은 접착제(511)에 의해 상호 접착된다. 좌측의 스택 단위회로 기판 유니트(313)와 우측의 스택 단위회로 기판 유니트(314)의 위치를 반대로 할 수도 있다. 메인 단위회로 기판 유니트(311) 위에 스택 단위회로 기판 유니트들(313,314)이 스택된 상태에서 메탈 브리지들(331)을 절단하여 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(313,314)을 상호 분 리시킬 수 있다. 메인 단위회로 기판 유니트(311) 위에 스택 단위회로 기판 유니트들(313,314)이 스택된 상태에서 몰딩(molding) 공정을 수행함으로써, 반도체 패키지(미도시)가 완성된다.
도 5b를 참조하면, 메인 단위회로 기판 유니트(311) 위에 우측의 스택 단위회로 기판 유니트(314)가 먼저 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 메인 단위회로 기판 유니트(311)에 접착된 반도체 칩(411)은 접착제(511)에 의해 상호 접착된다. 메인 단위회로 기판 유니트(311)의 하부에 좌측의 스택 단위회로 기판 유니트(313)가 스택된다. 메인 단위회로 기판 유니트(311)와 좌측의 스택 단위회로 기판 유니트(313)는 접착제(511)에 의해 상호 접착된다. 좌측의 스택 단위회로 기판 유니트(313)와 우측의 스택 단위회로 기판 유니트(314)의 위치를 반대로 할 수도 있다. 메인 단위회로 기판 유니트(311)에 스택 단위회로 기판 유니트들(313,314)이 스택된 상태에서 메탈 브리지들(331)을 절단하여 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(313,314)을 상호 분리시킬 수 있다. 이 상태에서, 몰딩 공정을 수행함으로써, 반도체 패키지가 완성된다.
도 5c를 참조하면, 메인 단위회로 기판 유니트(311)의 하부에 우측의 스택 단위회로 기판 유니트(314)가 먼저 스택된다. 메인 단위회로 기판 유니트(311)와 우측의 스택 단위회로 기판 유니트(314)는 접착제(511)에 의해 상호 접착된다. 우측의 스택 단위회로 기판 유니트(314)의 하부에 좌측의 스택 단위회로 기판 유니트(313)가 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 좌측의 스택 단위회로 기판 유니트(313)는 접착제(511)에 의해 상호 접착된다. 좌측의 스택 단위회로 기판 유니트(313)와 우측의 스택 단위회로 기판 유니트(314)의 위치를 반대로 할 수도 있다. 메인 단위회로 기판 유니트(311)의 하부에 스택 단위회로 기판 유니트들(313,314)이 스택된 상태에서 메탈 브리지들(331)을 절단하여 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(313,314)을 상호 분리시킬 수 있다. 이 상태에서, 몰딩 공정을 수행함으로써, 반도체 패키지가 완성된다.
이와 같이, 메탈 브리지들(331)에 의해 연결된 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(313,314)은 서로 스택되는 것이 매우 용이하다.
도 6은 도 3에 도시된 단위회로 기판 유니트들(311～329) 중 5개의 단위회로 기판 유니트들(411～415) 위에 반도체 칩들을 장착한 상태에서 스택된 구조를 보여준다.
도 6을 참조하면, 메인 단위회로 기판 유니트(311) 위에 우측의 스택 단위회로 기판 유니트(314)가 먼저 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 메인 단위회로 기판 유니트(311)에 접착된 반도체 칩(411)은 접착제(511)에 의해 상호 접착된다. 우측의 스택 단위회로 기판 유니트(314) 위에 좌측의 스택 단위회로 기판 유니트(313)가 스택된다. 우측의 스택 단위회로 기판 유니트(314)에 접착된 반도체 칩(413)과 좌측의 스택 단위회로 기판 유니트(313)에 접착된 반도체 칩(412)은 접착제(511)에 의해 상호 접착된다. 좌측 의 스택 단위회로 기판 유니트(313)와 우측의 스택 단위회로 기판 유니트(314)의 위치를 반대로 할 수도 있다. 메인 단위회로 기판 유니트(311)의 하부에 후방의 단위회로 기판 유니트(315)가 스택된다. 메인 단위회로 기판 유니트(311)와 후방의 스택 단위회로 기판 유니트(315)는 접착제(511)에 의해 상호 접착된다. 후방의 스택 단위회로 기판 유니트(315)의 하부에 전방의 스택 단위회로 기판 유니트(312)가 스택된다. 후방의 스택 단위회로 기판 유니트(315)에 접착된 반도체 칩(612)과 전방의 스택 단위회로 기판 유니트(312)는 접착제(511)에 의해 상호 접착된다. 이 상태에서, 메탈 브리지들(331)을 절단하여 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(312～315)을 상호 분리시킬 수 있다. 메인 단위회로 기판 유니트(311) 위에 스택 단위회로 기판 유니트들(312～315)이 스택된 상태에서 몰딩(molding) 공정을 수행함으로써, 반도체 패키지가 완성된다.
도 5a 내지 도 5c에 도시된 구조를 참조할 때, 메인 단위회로 기판 유니트(311)와 좌우측의 스택 단위회로 기판 유니트들(313,314) 및 전후방의 스택 단위회로 기판 유니트들(312,315)의 스택 위치는 여러 가지 구조로 구현이 가능하다.
이와 같이, 메탈 브리지들(331)에 의해 연결된 메인 단위회로 기판 유니트(311)와 스택 단위회로 기판 유니트들(312～315)은 서로 스택되는 것이 매우 용이하다.
상술한 바와 같이 본 발명에 따라 메인 단위회로 기판 유니트들(311,321)을 중심으로 좌우측과 전후방의 스택 단위회로 기판 유니트들(312～315,322～325)을 메탈 브리지들(331,332)에 의해 연결함으로써, 단위회로 기판 유니트들(311～315, 321～325)을 스택시키는 것이 매우 용이하며, 그로 인하여 반도체 패키지의 제조 공정이 간단해진다.
도면과 명세서에 최적의 실시예가 개시되었으며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.

Claims (4)

  1. 복수의 줄과 복수의 열로 배열되며 메탈로 구성된 복수개의 단위회로 기판 유니트들; 및
    상기 복수개의 기판 유니트들 중 이웃하는 기판 유니트들을 상호 연결하는 적어도 하나의 메탈 브리지를 구비하는 것을 특징으로 하는 반도체 패키지용 기판.
  2. 제1항에 있어서, 상기 적어도 하나의 메탈 브리지의 폭은 상기 기판 유니트들의 폭보다 좁은 것을 특징으로 하는 반도체 패키지용 기판.
  3. 제1항에 있어서, 상기 기판 유니트들이 1줄로 배열된 경우, 상기 기판 유니트들은 복수개의 기판 블록들로 구분되고, 각 기판 블록은 3개의 기판 유니트들을 구비하며, 상기 3개의 기판 유니트들 중 가운데의 메인 기판 유니트에 좌우에 위치한 스택 기판 유니트들이 상기 적어도 하나의 메탈 브리지에 의해 연결된 것을 특징으로 하는 반도체 패키지용 기판.
  4. 제1항에 있어서, 상기 기판 유니트들이 3열과 3줄로 배열될 경우, 상기 기판 유니트들은 복수개의 기판 블록들로 구분되고, 각 기판 블록은 9개의 기판 유니트들을 구비하며, 상기 9개의 기판 유니트들 중 가운데의 메인 기판 유니트에 전후좌우에 위치한 스택 기판 유니트들이 상기 적어도 하나의 메탈 브리지에 의해 연결되 고, 상기 메인 기판 유니트의 좌상귀와 우상귀와 좌하귀 및 우하귀에 위치한 기판 유니트들은 상기 적어도 하나의 메탈 브리지에 의해 연결되어 있지 않은 것을 특징으로 하는 반도체 패키지용 기판.
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Citations (3)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050120929A (ko) * 2004-06-21 2005-12-26 삼성전자주식회사 플렉시블 인쇄회로기판을 이용한 멀티 스택 패키지 및 그제조방법
KR100660900B1 (ko) 2005-12-21 2006-12-26 삼성전자주식회사 폴드형 칩 스택 패키지 및 그 패키지의 형성방법
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