DE10297642B4 - Verfahren zum Steuern der Höhe der Chiphalterandnaht, um Chipscherungsbelastungen zu reduzieren - Google Patents

Verfahren zum Steuern der Höhe der Chiphalterandnaht, um Chipscherungsbelastungen zu reduzieren Download PDF

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Abstract

Verfahren mit den Schritten:
Bereitstellen eines Halbleiterchipgehäusegrundelements (10) mit einem darin angeordneten Halbleiterchip und einem Chipbefestigungsbereich;
Bereitstellen eines Chipplättchens (5) mit einer Dicke (Y) und mindestens einer Seite mit einer Breite (X);
Bereitstellen eines Chipbefestigungsmaterials (20);
Steuern einer Menge des Chipbefestigungsmaterials (20), das zwischen dem Chipplättchen (5) und dem Halbleiterchipgehäusegrundelement (10) angeordnet ist, wodurch mindestens ein Teil des Chipbefestigungsmaterials (20) mindestens einen Meniskus auf der mindestens einen Seite des Chipplättchens (5) bildet, wodurch der mindestens eine Meniskus mindestens eine Chiphalterandnaht (30) bildet, die sich bis zu einer Höhe (Z) von der Unterseite des Chipplättchens (5) beim Aushärten des Chipbefestigungsmaterials (20) erstreckt, dadurch gekennzeichnet, dass
das Chipbefestigungsmaterial (20) ein Epoxid umfasst, und
die Menge des Chipbefestigungsmaterials (20), das zwischen dem Chip (5) und dem Halbleiterchipgehäusegrundelement (20) angeordnet ist, so gesteuert wird, dass die Randnahthöhe (Z) zwischen ungefähr 33% und ungefähr 75% der Chipdicke (Y) von...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft das Zusammenfügen von Halbleiterchips und deren Einbau in Gehäuse. Genauer gesagt, die vorliegende Erfindung betrifft das Zusammenfügen von drahtkontaktierten Halbleiterplättchen in Halbleiterchips und deren Einbau in Gehäuse. Insbesondere betrifft die vorliegende Erfindung das Reduzieren von Scherungsbelastungen in Halbleiterplättchen von Halbleiterchips.
  • HINTERGRUND DER ERFINDUNG
  • US 5,756,380 A offenbart ein Verfahren zur Herstellung feuchtigkeitsresistenter Halbleitervorrichtungen. Bei der Befestigung eines Chips bildet sich um den Umfang des Chips eine Chiphalterandnaht aus. Die Chiphalterandnaht kann sich teilweise an der Seite des Chips hoch erstrecken. Die Größe der Chiphalterandnaht kann durch Steuern des Volumens des Befestigungsmaterials und des Drucks, der beim Befestigen des Chips ausgeübt wird, gesteuert werden.
  • Rasiah, I. J.; Leong, W. S.: The Influence of Fillet Height of a Low Modulus Die Attach an the Wirebondability of a Plastic Package. In: Proceedings of the Second Electronic Packing Technology Conference, ISSN 0-7803-5141 1998, Seiten 291 bis 295, offenbart Ergebnisse von Untersuchungen des Einflusses der Höhe einer Chiphalterandnaht auf die Eignung einer Plastikverpackung für das Wirebonding. Durch die Verwendung eines Chipbefestigungsmaterials mit geringem Elastizitätsmodul kann beim Wirebonding das Problem des Bouncing auftreten. Dieses kann unter bestimmten Umständen durch Vergrößern der Höhe der Chiphalterandnaht verringert werden.
  • US 5,214,307 A offenbart eine Konstruktion eines Zuleitungsrahmens, der eine bessere Steuerung der Dicke eines Klebstoffs, der beim Befestigen des Chips in dem Zuleitungsrahmen bereitgestellt wird, ermöglicht.
  • Aktuell besteht in der Halbleiterindustrie ein Bedarf für eine verbesserte Chipbefestigung, eine verbesserte Einbautechnik in Gehäuse, eine verbesserte Drahtkontaktierungstechnik und dergleichen, um die Produktzuverlässigkeit zu erhöhen. Jeder Chip wird im Allgemeinen in einem Chipbefestigungsbereich eines Halbleitergehäuses unter Anwendung einer eutektischen Materialschicht, etwa einer eutektischen Gold-Silizium-(Au-Si) Schicht und einem Silber-Silizium-(Ag-Si) Material, oder einem organischen Chipbefestigungsmaterial, etwa einem Epoxid oder einem Polyimid befestigt. Im Allgemeinen werden gegenüberliegende Enden eines Drahtes an einem Chip bzw. an einem Anschluss befestigt. Ein Chip ist im Wesentlichen gut in dem Gehäuse befestigt, und der Chipbefestigungsbereich kann eine elektrische Kopplung zwischen dem Chip und dem Rest des Anschlusssystems herstellen. Eine wesentliche Anforderung für den Chipbefestigungsbereich besteht darin, dass dieser äußerst flach ist, um das Chipplättchen möglichst präzise in dem Gehäuse aufzunehmen.
  • Im Hinblick auf die Chipbefestigung besteht eine wesentliche Aufgabe darin, die bestmögliche Haftung zwischen dem Chip und dem Gehäuse zu bieten und den effizientesten elektrisch und/oder thermisch leitenden Verbindungsweg oder das effizienteste isolierende Material dazwischen vorzusehen, abhängig von der speziellen Chipverwendung. Die Chipbefestigung sollte an sich ausreichend fest sein, um ein Ablösen während nachfolgender Prozessschritte oder während der Anwendung zu vermeiden. Zu den am häufigsten verwendeten Chipbefestigungsmaterialien gehören goldgefüllte (Au) und silbergefüllte (Ag) Polyimide und Epoxide für elektrische und thermische Leitfähigkeit. Zum Zwecke der Isolierung können silikaangereicherte Polymere als Chipbefestigungsmaterial verwendet werden. Nachteiligerweise neigen sowohl isolatorgefüllte und leitergefüllte konventionelle Chipbefestigungsmaterialien auf Grund ihrer inhärenten inneren Spannungen nach dem Aushärten dazu sich abzulösen und Risse zu bilden. Ferner neigen die meisten Vergussverbindungen dazu, sich während der Wärmebehandlung um den Chip herum zu verteilen, wodurch Risse bewirkt werden oder bereits bestehende Risse weiter wandern.
  • Bisher wurde versucht, diese Probleme dahingehend zu lösen, dass Vergussverbindungen mit geringerer Spannung und Chipbefestigungsepoxide mit geringerer Spannung bereitgestellt werden. Die Verwendung von Vergusskomponenten mit geringerer Spannung würde jedoch eine erneute Qualifizierung vieler bestehender Produkte erfordern. Derartige Produktänderungen sind sowohl schwierig als auch extrem aufwendig. Ferner erfordert die Anwendung einer Vergussverbindung mit geringerer Spannung eine geringere Anreicherung mit Silika-(SiO2)Teilchen, was dann zu einer Beeinträchtigung des thermischen Verhaltens führt. In ähnlicher Weise erfordert die Verwendung eines Chipbefestigungsepoxids mit geringerer Spannung eine geringere Anreicherung mit Au- oder Ag-Teilchen, wodurch nicht nur das thermische Verhalten, sondern auch das elektrische Verhalten beeinträchtigt wird.
  • Eine weitere konventionelle Vorgehensweise besteht darin, eine sehr geringe Höhe der Epoxidrandnaht bzw. Epoxidkehle in Bereich von weniger als 33,33% zu benutzen (d. h. eine Randnahthöhe von < 5 mil (127 μm) für einen 15-mil (381 μm) dicken Chip), um thermisch hervorgerufene Spannungen nur an der Chip/Einkapselungs-Grenzfläche zu reduzieren, wobei das Einkapselungsmaterial insbesondere ein Glob-Top-Material aufweist. Typischerweise ist ein Glob-Top-Einkapselungsmaterial dafür bekannt, inhärente Schwachstellen an der Chip/Glob-Top-Grenzfläche aufzuweisen, da dieses von einem Verteilersystem unter Umgebungsbedingungen über und auf die obere Oberfläche des Chips verteilt wird. Das Glob-Top-Einkapselungs- bzw. Vergussmaterial neigt dazu, Hohlräume zu bilden, wodurch die Haftung beeinträchtigt und damit ein Beitrag zu Materialablösung geleistet wird. Jedoch wird gemäß diesem konventionellen Vorgehen nicht die Problematik der Scherungsbelastung in der Randnaht bei der Rissbildung eines dickeren Chips und zwischen dem Metallschaltungsbereich und dem Siliziumsubstrat auf dem Chip berücksichtigt. Des weiteren berücksichtigen diese konventionellen Techniken nicht die Problematik im Hinblick auf andere Ge häusematerialien als diejenigen, die zu der Vielzahl der Glob-Top-Materialien gehören. Daher wird ein lange Zeit bestehender Bedarf für eine Verfahren und eine Vorrichtung gesehen, um den Chipbefestigungsprozess zu steuern, um damit eine Rissbildung sowie eine Ablösung in einem Halbleiterchipgehäuse unter einer Vielzahl von Prozess- und Anwendungsbedingungen zu verhindern.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem eine Rissbildung sowie eine Ablösung in einem Halbleiterchipgehäuse unter einer Vielzahl von Prozess- und Anwendungsbedingungen verhindert werden kann.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Erfindungsgemäß wird diese Aufgabe durch ein Verfahren gemäß Anspruch 1 gelöst.
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den abhängigen Patentansprüchen definiert.
  • Demgemäss stellt die vorliegende Erfindung ein Verfahren zum Verhindern der Rissbildung und der Materialablösung in einem Halbleiterchipgehäuse bereit, insbesondere in einem „Kunststoff-" Gehäuse, etwa einem viereckigen Kunststoffflachgehäuse (PQFP), einem dünnen viereckigen Flachgehäuse (TQFP), einem Kunststoffchipträgergehäuse ohne Anschlüsse (PLCC), einem integrierten Schaltungsgehäuse mit geringem Umfang (SOIC) (obwohl diese weniger problematisch sind, kann dennoch ein gewisses Maß an unerwünschter Scherungsbelastung vorhanden sein), und beliebige andere standardmäßige oder nicht standardmäßige Plastikgehäuse. Insbesondere kann die Erfindung bei einem Kugelgitter-Array-(BGA) Gehäuse mit einer darüber abgeschiedenen Vergussverbindung (oder einfach „Vergussverbindung"), die ebenso von Rissbildung und Materialablösung während der thermischen Behandlung, thermischer Kurzzeiteinwirkungen oder des normalen Betriebs betroffen ist, verwendet werden.
  • Erfindungsgemäß werden diese Probleme hinsichtlich der Plastikgehäuse gelöst, indem die Höhe der Chiphalterandnaht gesteuert wird, wodurch die Scherungsbe lastung in dem Chip selbst reduziert wird. Die Vergussverbindung, wie sie etwa mit einem BGA verwendet wird, kann aufgebracht werden, indem diese durch ein Tor in einer Pressspritzform (z. B. RTM: Harzspritzpressverfahren) verteilt wird. Nach dem Füllen der Spritzform mit der Vergussverbindung, können Wärme und Druck zum Aushärten, Verdichten und Austreiben der Hohlräume der Vergussverbindung ausgeübt werden. Diese Technik, wenn sie in dem vorliegenden Verfahren zum Steuern der Randnahthöhe eingesetzt wird, führt zu einem Halbleitergehäuse ohne Materialablösung, insbesondere für ein BGA.
  • Beispielsweise entsprechen die empirischen Daten der vorliegenden Erfindung diversen Ausrundungshöhen die proportional zu diversen Chipdicken im Bereich von ungefähr 4 mil (101 μm) bis 30 mil (762 μm) sind, die in einem BGA-Gehäuse unter experimentellen Bedingungen, etwa zykli sche Wärmebehandlung und thermische Schockbehandlung, enthalten sind. Durch die Anwendung einer Randnahthöhe in einem bevorzugten Bereich von mehr als ungefähr 33% bis ungefähr 75% der Chipdicke umgeht die vorliegende Erfindung sowohl (1) das Problem im Stand der Technik der fehlenden Übereinstimmung des thermischen Ausdehnungskoeffizienten (CTE) zwischen den Elementen in einem Bauteil mit Gehäuse, was ansonsten in dem konventionellen Ausrundungshöhenbereich von < 33% der Chipdicke auftreten können, und dabei zu Hohlräumen in dem Chipbefestigungsmaterial, einer Rissbildung und einer geringen thermischen Leitfähigkeit führt; und (2) das Problem im Stand der Technik von Bauteilausfällen, die durch hohe Scherungsspannungen hervorgerufen werden, etwa die durch Scherungsspannung hervorgerufene Rissbildung in dem Chipbefestigungsmaterial sowie in dem Chipplättchen selbst, wie dies ansonsten in dem konventionellen Randnahthöhenbereich von > 75% der Chipplättchen der Fall sein kann. Überraschenderweise zeigen die experimentellen Zuverlässigkeitsdaten der vorliegenden Erfindung, dass eine nominelle Randnahthöhe von ungefähr 50% der Chipdicke die geringste Scherungsspannung in einem dickeren Siliziumchip (beispielsweise in einem Bereich von ungefähr 8 mil (203 μm) bis und ungefähr 14 mil (355 μm) vorzugsweise in einem Bereich von ungefähr 10 mil (255 μm) bis ungefähr 14 mil (355 μm) ergibt. Ferner ergibt überraschenderweise ein dünneres Chipplättchen mit einer Dicke im Bereich von weniger als 8 mil tatsächlich schlechtere Ergebnisse im Widerspruch zu der in der Halbleitergehäuseindustrie vorherrschenden Meinung. Es kann eine Aufnahme- und Positionsmaschine für die Chipbefestigung gemäß der vorliegenden Erfindung verwendet werden, etwa eine ESEC 2007. Insbesondere stellt die vorliegende Erfindung ein Verfahren und eine Vorrichtung bereit, um die Epoxidhöhe für die Chipbefestigung zu steuern, um dabei die Höhe der Chiphalterandnaht einzustellen und damit die Scherungsbelastung in dem Chipplättchen selbst zu verringern.
  • Zu Vorteilen der vorliegenden Erfindung gehören die Verbesserung der Drahtkontaktierungszuverlässigkeit und der Gehäusezuverlässigkeit, ohne dass bestehende Produkte erneut qualifiziert werden müssen. Durch die Verwendung momentan qualifizierter Vergussverbindungen und Chipbefestigungsepoxide in Verbindung mit der vorliegenden Technik zum Steuern der Chipbefestigungsepoxidhöhe, um die Höhe der Chiphalterandnaht zu steuern, kann der Gesamtmontageprozess beibehalten werden. Somit bietet die vorliegende Erfindung ferner den Vorteil, weder das thermische Verhalten noch das elektrische Verhalten zu beeinträchtigen. Ferner wird durch das Steuern der Randnahthöhe durch Regeln der Menge des zuzuführenden Chipbefestigungsmaterials weniger Chipbefestigungsmate rial bei dem Prozess zur Befestigung in einem Gehäuse verbraucht. Somit können das erfindungsgemäße Verfahren und die Vorrichtung eine Rissbildung und Materialablösung in einem Halbleiterchipgehäuse, insbesondere in einem Kugelgitterarray-(BGA) Gehäuse, während zyklischer Wärmebehandlung, thermischer Schockbehandlungen und während der normalen Anwendung verhindern, wodurch sich ein robusteres Gehäuse ergibt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Für ein besseres Verständnis der vorliegenden Erfindung wird auf die später zitierten begleitenden Zeichnungen hingewiesen. Die Bezugszeichen bezeichnen durchweg in den diversen Figuren der Zeichnungen gleiche oder ähnliche Teile der vorliegenden Erfindung.
  • 1 ist eine Draufsicht eines Chips, der in einem Halbleiterchipgehäuse in einem Chipbefestigungsbereich mittels einer standardmäßigen Chiphalterandnaht gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung befestigt ist.
  • 2 ist eine Querschnittsansicht der Merkmale, die in 1 gezeigt sind, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine standardmäßige Chiphalterandnaht bildet mit einer Höhe von ungefähr 50% der Chipdicke gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
  • 3 ist eine Querschnittsseitenansicht der in 1 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine standardmäßige Befestigungsausrundung mit einer Höhe von ungefähr 50% der Chipdicke gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung bildet.
  • 4 ist eine gegenüberliegende Querschnittsseitenansicht der in 1 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine standardmäßige Chiphalterandnaht mit einer Höhe von ungefähr 50% der Chipdicke gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung bildet.
  • 5 ist eine Draufsicht auf einen Chip, der an einem Halbleiterchipgehäuse in einem Chipbefestigungsbereich mit einer hohen/ebenen Chiphalterandnaht gemäß der konventionellen Technik befestigt ist.
  • 6 ist eine Querschnittsansicht der in 5 gezeigten Merkmale, wobei weiterhin ein Chipbefestigungsmaterial dargestellt ist, dass eine hohe/ebene Chiphalterandnaht mit einer Höhe von ungefähr 90% der Chipdicke gemäß der konventionellen Technik bildet.
  • 7 ist eine Querschnittsseitenansicht der in 5 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine hohe/ebene Chiphalterandnaht mit einer Höhe von ungefähr 90% der Chipdicke gemäß der konventionellen Technik bildet.
  • 8 ist eine gegenüberliegende Querschnittsseitenansicht der in 5 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine hohe/ebene Chiphalterandnaht mit einer Höhe von ungefähr 90% der Dicke gemäß der konventionellen Technik bildet.
  • 9 ist eine Draufsicht eines Chips, der an einem Halbleiterchipgehäuse in einem Chipbefestigungsbereich mit einer hohen/tiefen Chiphalterandnaht gemäß der konventionellen Technik befestigt ist.
  • 10 ist eine Querschnittsansicht der in 9 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine hohe/tiefe Chiphalterandnaht bildet, wobei eine hohe Seite der Chiphalterandnaht mit einer Höhe von ungefähr 90% der Chipdicke und eine tiefe Seite der Chiphalterandnaht mit einer Höhe von ungefähr 25% der Chipdicke gemäß der konventionellen Technik ausgebildet ist.
  • 11 ist eine Querschnittsseitenansicht der in 9 gezeigten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine hohe/tiefe Chiphalterandnaht bildet, wobei die hohe Seite der Chiphalterandnaht eine Höhe von ungefähr 90% der Chipdicke gemäß der konventionellen Technik besitzt.
  • 12 ist eine gegenüberliegende Querschnittsseitenansicht der in 9 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial gezeigt ist, das eine hohe/tiefe Chiphalterandnaht bildet, wobei die tiefe Seite der Chiphalterandnaht eine Höhe von ungefähr 25% der Chipdicke gemäß dem konventionellen Verfahren besitzt.
  • 13 ist eine Teilquerschnittsansicht eines Chips, der an einem Halbleiterchipgehäusegrundelement in einem Chipbefestigungsbereich mit einer Chiphalterandnaht angebracht ist, wobei der wesentliche Zusammenhang der Abmessungen zwischen der Chipbefestigungsausrundungshöhe Z = B – A und der Dicke B dargestellt ist, wobei A = dem Bereich der Dicke B ist, der nicht von der Randnaht eingenommen wird, gemäß der vorliegenden Erfindung.
  • 14 ist eine Querschnittsteilansicht eines Chips, der an einem BGA-Halbleiterchipgehäuse in einem Chipbefestigungsbereich mit einer Chiphalterandnaht angebracht ist, wobei der wesentliche strukturelle Zusammenhang zwischen der Chiphalterandnaht und dem Chip gemäß der vorliegenden Erfindung dargestellt ist.
  • 15 ist eine Querschnittsteilansicht eines Chips, der an einem Halbleiterchipgehäusegrundelement, etwa einem BGA-Gehäuse in einem Chipbefestigungsbereich mit einer Chiphalterandnaht angebracht ist, wobei der wesentliche strukturelle Zusammenhang (d. h. die Randnahthöhe beträgt ungefähr 50% der Chipdicke) zwischen der Chiphalterandnaht und dem Chip dargestellt ist, wobei ferner eine Vergussverbindung auf dem Chip, auf der Randnaht, auf einem Teil des Chipbefestigungsmaterials und auf einem Teil des Gehäusegrundelements gemäß der vorliegenden Erfindung aufgebracht ist.
  • 16 ist eine Querschnittsansicht eines Chips mit einer Chiphalterandnaht, wobei der bevorzugte strukturelle Zusammenhang (d. h. die Randnahthöhe liegt in einen Bereich von ungefähr 0% bis ungefähr 75% der Chipdicke entlang von ungefähr zentral gelegenen 50% der Breite jeder Seite des Chips) gemäß der vorliegenden Erfindung.
  • ARTEN ZUM AUSFÜHREN DER ERFINDUNG
  • 5 bis 12 zeigen die problembehafteten Merkmale konventioneller Chipgehäuse, die im Weiteren in Bezug auf die Probleme, die von der vorliegenden Erfindung wie sie in den 1 bis 4 und 12 bis 15 dargestellt ist, gelöst werden.
  • 1 zeigt in einer Draufsicht ein Chipplättchen 5, der an einem Halbleiterchipgehäusegrundelement 10 in einem Chipbefestigungsbereich mit einer standardmäßigen Chiphalterandnaht (nicht gezeigt) gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung befestigt ist.
  • 2 zeigt im Querschnitt die in 1 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 gezeigt ist, das eine standardmäßige Chiphalterandnaht 30 mit einer Höhe von ungefähr 50% der Dicke des Chipplättchens 5 bildet, wobei die standardmäßige Chipbefestigungsausrundungshöhe eine näherungsweise gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufweist.
  • 3 zeigt in einer Querschnittsseitenansicht die in 1 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 dargestellt ist, das eine standardmäßige Chiphalterandnaht 30 mit einer Höhe von ungefähr 50% der Dicke des Chipplättchens 5 bildet, wobei die standardmäßige Chipbefestigungsausrundungshöhe eine nahezu gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufweist.
  • 4 zeigt in einer gegenüberliegenden Querschnittsseitenansicht die in 1 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 gezeigt ist, das eine standardmäßige Chiphalterandnaht 30 mit einer Höhe von ungefähr 50% der Dicke des Chipplättchens 5 bildet, wobei die standardmäßige Chipbefestigungsausrundungshöhe eine ungefähr gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufweist.
  • 5 zeigt in einer Draufsicht einen Chip 5, der an einem Halbleiterchipgehäusegrundelement 10 in einem Chipbefestigungsbereich mit einer hohen/ebenen Chiphalterandnaht (nicht gezeigt) gemäß der konventionellen Technik angebracht ist.
  • 6 zeigt in einer Querschnittsansicht die in 5 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 gezeigt ist, das eine hohe/ebene Chiphalterandnaht 30 mit einer Höhe von ungefähr 90% der Dicke des Chipplättchens 5 bildet, wobei die hohe/ebene Chipbefestigungsausrundungshöhe eine ungefähr gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 7 zeigt in einer Querschnittsseitenansicht die in 5 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 dargestellt ist, das eine hohe/ebene Chiphalterandnaht 30 mit einer Höhe von ungefähr 90% der Dicke des Chipplättchens 5 bildet, wobei die hohe/ebene Chipbefestigungsausrundungshöhe eine ungefähr gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 8 zeigt in einer gegenüberliegenden Seitenquerschnittsdarstellung die Merkmale, die in 5 gezeigt sind, und zeigt ferner ein Chipbefestigungsmaterial 20, das eine hohe/ebene Chiphalterandnaht 30 mit einer Höhe von ungefähr 90% der Dicke des Chipplättchens 5 bildet, wobei die hohe/ebene Chipbefestigungsausrundungshöhe eine ungefähr gleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 9 zeigt in einer Draufsicht ein Chipplättchen 5, das an einem Halbleiterchipgehäusegrundelement 10 in einem Chipbefestigungsbereich mit einer hohen/tiefen Chiphalterandnaht (nicht gezeigt) gemäß der konventionellen Technik angebracht ist.
  • 10 zeigt in einer Querschnittsansicht die in 9 gezeigten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 dargestellt ist, das eine hohe/tiefe Chiphalterandnaht 30 bildet, wobei eine hohe Seite der Chiphalterandnaht 30 eine Höhe von ungefähr 90% der Dicke des Chipplättchens 5 und eine tiefe Seite der Chiphalterandnaht 30 eine Höhe von ungefähr 25% der Dicke des Chipplättchens 5 aufweist, und wobei die hohe/tiefe Chipbefestigungsausrundungshöhe eine ungleichförmige Höheverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 11 zeigt in einer Querschnittsseitenansicht die in 9 dargestellten Merkmale, wobei ferner ein Chipbefestigungsmaterial 20 gezeigt ist, das eine hohe/tiefe Chiphalterandnaht 30 bildet, wobei eine hohe Seite der Chiphalterandnaht 30 eine Höhe von ungefähr 90% der Dicke des Chipplättchens 5 und eine tiefe Seite der Chiphalterandnaht eine Höhe von ungefähr 25% der Dicke des Chipplättchens 5 besitzt, und wobei die hohe/tiefe Chipbefes tigungsausrundungshöhe eine ungleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 12 zeigt in einer gegenüberliegenden Querschnittsseitenansicht die Merkmale, die in 9 gezeigt sind, und zeigt ferner ein Chipbefestigungsmaterial 20, das eine hohe/tiefe Chiphalterandnaht 30 bildet, wobei eine hohe Seite der Chiphalterandnaht 30 eine Höhe von ungefähr 90% der Dicke des Chipplättchens 5 und eine tiefe Seite der Chiphalterandnaht 30 eine Höhe von ungefähr 25% der Dicke des Chipplättchens 5 besitzt und wobei die hohe/tiefe Chipbefestigungsausrundungshöhe eine ungleichförmige Höhenverteilung um das Chipplättchen 5 herum gemäß der konventionellen Technik aufweist.
  • 13 zeigt in einer Teilquerschnittsansicht einen Chip 5, der an einem Halbleiterchipgehäusegrundelement 10 in einem Chipbefestigungsbereich mit einer Chiphalterandnaht 30 angebracht ist, wobei der wesentliche Zusammenhang hinsichtlich der Abmessungen zwischen der Chipbefestigungsausrundungshöhe Z = B – A und der Dicke B dargestellt ist, wobei A = der Bereich der Dicke B ist, der nicht von der Randnaht 30 bedeckt wird, gemäß der vorliegenden Erfindung.
  • 14 zeigt in einer Teilquerschnittsansicht einen Chip 5, der an einem Halbleiterchipgehäusegrundelement 10, etwa einem BGA-Gehäuse, in einem Chipbefestigungsbereich mit einer Chiphalterandnaht 30 befestigt ist, wobei der wesentliche strukturelle Zusammenhang (d. h. die Randnahthöhe beträgt ungefähr 50% der Dicke des Chips) zwischen der Chiphalterandnaht 30 und dem Chip 5 gemäß der vorliegenden Erfindung gezeigt ist.
  • 15 zeigt in einer Querschnittsteilansicht einen Chip 5, der an einem Halbleiterchipgehäusegrundelement 10, etwa einem BGA-Gehäuse, in einem Chipbefestigungsbereich mit einer Chiphalterandnaht 30 angebracht ist, wobei der wesentliche strukturelle Zusammenhang (d. h. die Randnahthöhe beträgt ungefähr 50% der Dicke des Chips) zwischen der Chiphalterandnaht 30 und dem Chip 5 dargestellt ist, wobei ferner eine Vergussverbindung 60 auf dem Chip, auf der Randnaht 30, auf einem Teil des Chipbefestigungsmaterials 20 und auf einem Teil des Gehäusegrundelements 10 gemäß der vorliegenden Erfindung angeordnet ist.
  • 16 zeigt in einer Querschnittsansicht einen Chip 5 mit einer Chiphalterandnaht 30, wobei der wesentliche strukturelle Zusammenhang (d. h. die Randnahthöhe Z = B – A liegt im Bereich von ungefähr 0% bis ungefähr 75% der Chipdicke Y = B entlang ungefähr 50% zentral gelegener Bereiche der Chipbreite X einer beliebigen Seite des Chipplättchens 5) gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung. Im Wesentlichen gilt: Z – (0% bis 75%) Y – (0% bis 75%) B ist die Bedingung für eine Lage für ungefähr 25% X (d. h. mindestens 25% innerhalb jedes Randes 6 einer beliebigen Seite des Chipplättchens 5). Vorzugsweise ist Z (> 33% bis 75%) Y – (> 33% bis 75%) B die Bedingung für eine Lage bei ungefähr ≥ 25% X (d. h. mindestens 25% sind innerhalb jedes Randes 6 für eine beliebige Seite des Chipplättchens 5. Diese Bedingung für die bevorzugte Ausführungsform ist überraschenderweise sehr effizient bei der Verringerung der Gesamtscherungsbelastung in dem Bauelement mit Gehäuse. Während des Montageprozesses ist das Steuern der Randnahthöhe in den Grenzgebieten (d. h. weniger als 25% X) äußerst schwierig. Somit beschränkt das vorliegende Verfahren die Randnahthöhe in dem inneren Gebiet (d. h. mindestens 25% innerhalb jedes Randes 6 einer beliebigen Seite des Chipplättchens 5), in welchem der mögliche Schaden, der durch Scherungsbelastung hervorgerufen wird, ansonsten am größten wäre. Auf diese Weise führt das vorliegende Verfahren zu einem Bauteil mit Gehäuse, das eine deutlich reduzierte Scherungsbelastung besitzt.
  • Das erfindungsgemäße Verfahren zum Verringern der Scherungsbelastung in einem Halbleiterchip im Gehäuse umfasst im Allgemeinen die Schritte: Bereitstellen eines Halbleiterchipgehäusegrundelements 10 mit einem darin angeordneten Halbleiterchip und mit einem Chipbefestigungsbereich; Bereitstellen eines Chipplättchens 5 mit einer Dicke Y, einer Breite X und mindestens einer Seite; Bereitstellen eines Chipbefestigungsmaterials 20; Steuern der Menge des Chipbefestigungsmaterials 20, das zwischen dem Chipplättchen 5 und dem Halbleiterchipgehäusegrundelement 10 aufgebracht wird, wobei mindestens ein Teil des Chipbefestigungsmaterials 20 mindestens einen Meniskus auf der mindestens einen Seite des Chipplättchens 5 bildet, wodurch der mindestens eine Meniskus mindestens eine Chiphalterandnaht 30 beim Aushärten des Chipbefestigungsmaterials 20 bildet, wodurch mindestens eine Höhe Z = B – A der mindestens einen Chipbefestigungsaussonderung 30 gesteuert wird und wodurch die Scherungsbelastung in dem Chipplättchen 5 verringert wird; und Vollenden des Einfügens des Halbleiterchips in ein Gehäuse.
  • Der erfindungsgemäße Halbleiterchip im Gehäuse mit reduzierter Scherungsbelastung umfasst im Wesentlichen: ein Halbleiterchipgehäusegrundelement 10 mit einem darin angeordneten Halbleiterchip und mit einem Chipbefestigungsbereich; ein Chipplättchen 5 mit mindestens einer Seite; einer kontrollierten Menge an Chipbefestigungsmaterial 20, das zwischen dem Chipplättchen 5 und dem Halbleiterchipgehäusegrundelement 10 angeordnet ist; wobei mindestens ein Teil des Chipbefestigungsmaterials 20 mindestens einen Meniskus an der mindestens einen Seite des Chipplättchens 5 bildet, wobei der mindestens eine Meniskus mindestens eine Chiphalterandnaht 30 beim Aushärten des Chipbefestigungsmaterials 20 bildet, und wobei die mindestens eine Chiphalterandnaht 30 mindestens eine gesteuerte Höhe Z = B – A aufweist und das Chipplättchen 5 eine reduzierte Scherungsbelastung besitzt.
  • In dem erfindungsgemäßen Verfahren und der Vorrichtung zum Reduzieren der Scherungsbelastung in einem Halbleiterchip mit Gehäuse kann das Chipplättchen 5 Silizium aufweisen und eine Dicke im Bereich von ungefähr 4 mil (101 μm) bis ungefähr 30 mil (762 μm), vorzugsweise ungefähr 10 mil (255 μm) bis ungefähr 14 mil (355 μm) besitzen, da ein etwas dickerer Chip überraschenderweise einen erhöhten Widerstand gegen Rissbildung aufweist. Ein Chip 5, der durch schrittweises Schneiden gesägt ist, ist vorzuziehen, da dieser weniger vorausgehende innere Spannungen aufweist und dieser kann vorzugsweise eine Fläche von ungefähr 367 mils2 (0,23 mm2) aufweisen. Das Chipbefestigungsmaterial 20 kann Epoxid umfassen und kann ein Füllmaterial aufweisen, das im Wesentlichen aus Leitern und Isolatoren ausgewählt werden kann.
  • Die Chiphalterandnahthöhe (d. h. der „Randnahtprozentanteil" wird durch die einfache Abhängigkeit Randnaht % = 100 (B – A)/B berechnet, wobei B = die Chipdicke und wobei A der vertikale Abstand zu einer Chipseite ist, die nicht mit dem Chipbefestigungsmaterial beschichtet ist. Die Chiphalterandnaht 30 kann ferner eine standardmäßige Höhe Z in einem Bereich von ungefähr 40% bis ungefähr 60% (nominell ungefähr 50%) der Chipdicke Y = B umfassen. Durch bewusstes Beschränken der Chipbefestigungsausrundungshöhe auf ungefähr 50% der Chipdicke wird erfindungsgemäß auch die Scherungsbelastung in dem Chipplättchen reduziert, wodurch wiederum die Gesamtspannung in dem Halbleiterchip im Gehäuse verringert wird. Die bevorzugte Ausführungsform (d. h. > als ungefähr 33% bis ungefähr 75% der Chipdicke) wurde zuvor mit Bezug zu 16 erläutert.
  • Die hierin dargestellte und detailliert beschriebene Information ist vollkommen ausreichend, um die zuvor beschriebene Aufgabe der Erfindung zu lösen, die gegenwärtig bevorzugte Ausführungsform der Erfindung zu verwirklichen und ist somit repräsentativ für den erfindungsgemäßen Gegenstand, der durch die vorliegende Erfindung in breiter Weise abgedeckt ist. Der Schutzbereich der vorliegenden Erfindung umschließt vollständig andere Ausführungsformen, die für den Fachmann offenkundig werden, so dass der Schutzbereich lediglich durch die angefügten Patentansprüche definiert ist, wobei eine Bezugnahme auf ein Element im Singular nicht bedeuten soll „ein und nur ein Element", sofern dies nicht explizit dargelegt ist, vielmehr hat dies die Bedeutung „ein oder mehrere Elemente". Alle strukturellen und funktionalen Äquivalente für Elemente der zuvor beschriebenen bevorzugten Ausführungsform und zusätzliche Ausführungsformen, die dem Fachmann bekannt sind, sind hiermit ausdrücklich unter Bezugnahme mit eingeschlossen und sollen in den vorliegenden Ansprüchen enthalten sein.
  • Ferner besteht keine Notwendigkeit für eine Vorrichtung oder ein Verfahren, um ein Problem zu lösen, das von der vorliegenden Erfindung gelöst wird, und das von den vorliegenden Ansprüchen abgedeckt wird. Des weiteren soll kein Element, Komponente oder Verfahrensschritt in der vorliegenden Offenlegungsschrift für die Allgemeinheit bestimmt sein, unabhängig davon, ob das Element, die Komponente oder der Verfahrensschritt explizit in den Ansprüchen aufgeführt ist. Es sollte jedoch für den Fachmann offenkundig sein, dass diverse Änderungen und Modifizierungen in Form, im Halbleitermaterial und in Details in der Materialherstellung durchgeführt werden können, ohne vom Grundgedanken und vom Schutzbereich der in den angefügten Patentansprüchen beschriebenen Erfindung abzuweichen.
  • INDUSTRIELLE ANWENDBARKEIT
  • Die vorliegende Erfindung richtet sich an das industrielle Montieren und Einbringen in das Gehäuse von Halbleiterchips. Insbesondere betrifft die vorliegende Erfindung das Montieren und in ein Gehäuse einfügen von drahtkontaktierten Halbleiterplättchen in Halbleiterchips. Noch genauer gesagt, die vorliegende Erfindung betrifft im Industriesektor das Redu zieren von Scherungsbelastungen in Halbleiterplättchen von Halbleiterchips, indem ein Verfahren und eine Vorrichtung zur Verhinderung der Rissbildung und der Materialablösung in einem Halbleiterchipgehäuse bereitgestellt werden. Die vorliegende Erfindung richtet sich an eine industrielle Lösung für Kunststoffgehäuse, indem die Chipbefestigungsausrundungshöhe gesteuert wird, wodurch die Scherungsbelastung in Chip selbst verringert wird.

Claims (5)

  1. Verfahren mit den Schritten: Bereitstellen eines Halbleiterchipgehäusegrundelements (10) mit einem darin angeordneten Halbleiterchip und einem Chipbefestigungsbereich; Bereitstellen eines Chipplättchens (5) mit einer Dicke (Y) und mindestens einer Seite mit einer Breite (X); Bereitstellen eines Chipbefestigungsmaterials (20); Steuern einer Menge des Chipbefestigungsmaterials (20), das zwischen dem Chipplättchen (5) und dem Halbleiterchipgehäusegrundelement (10) angeordnet ist, wodurch mindestens ein Teil des Chipbefestigungsmaterials (20) mindestens einen Meniskus auf der mindestens einen Seite des Chipplättchens (5) bildet, wodurch der mindestens eine Meniskus mindestens eine Chiphalterandnaht (30) bildet, die sich bis zu einer Höhe (Z) von der Unterseite des Chipplättchens (5) beim Aushärten des Chipbefestigungsmaterials (20) erstreckt, dadurch gekennzeichnet, dass das Chipbefestigungsmaterial (20) ein Epoxid umfasst, und die Menge des Chipbefestigungsmaterials (20), das zwischen dem Chip (5) und dem Halbleiterchipgehäusegrundelement (20) angeordnet ist, so gesteuert wird, dass die Randnahthöhe (Z) zwischen ungefähr 33% und ungefähr 75% der Chipdicke (Y) von ungefähr 50% eines zentralen Bereichs der Seite des Chips (5) beträgt.
  2. Verfahren nach Anspruch 1, wobei das Chipplättchen (5) eine Dicke (Y) im Bereich von ungefähr 101 μm (4 mil) bis ungefähr 762 μm (30 mil) ufweist.
  3. Verfahren nach Anspruch 1, wobei die gesteuerte Höhe (Z) der Chiphalterandnaht (30) auf einen Bereich von größer als ungefähr 33% bis ungefähr 75% der Chipdicke (Y) entlang ungefähr 50% eines zentralen Bereichs der Chipbreite (X) beschränkt ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem ferner eine Vergussverbindung ausgebildet wird, die auf dem Chipplättchen (5), auf der Randnaht (30), auf mindestens einem Teil des Chipbefestigungsmaterials (20) und auf mindestens einem Teil des Gehäusegrundelements (10) aufgebracht ist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Halbleiterchipgehäusegrundelement (10) ein Kugelgitterarray (BGA) umfasst.
DE10297642T 2002-01-18 2002-12-17 Verfahren zum Steuern der Höhe der Chiphalterandnaht, um Chipscherungsbelastungen zu reduzieren Expired - Lifetime DE10297642B4 (de)

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