JPH04212446A - 厚膜ハイブリッドｉｃ - Google Patents
厚膜ハイブリッドｉｃInfo
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- JPH04212446A JPH04212446A JP3067338A JP6733891A JPH04212446A JP H04212446 A JPH04212446 A JP H04212446A JP 3067338 A JP3067338 A JP 3067338A JP 6733891 A JP6733891 A JP 6733891A JP H04212446 A JPH04212446 A JP H04212446A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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-
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器，装置に用い
る厚膜ハイブリッドＩＣに関し、特に高密度化，高機能
化を図れる厚膜ハイブリッドＩＣの構造に関する。
る厚膜ハイブリッドＩＣに関し、特に高密度化，高機能
化を図れる厚膜ハイブリッドＩＣの構造に関する。
【０００２】
【従来の技術】近年の電子機器，電子装置の小型軽量化
及び高機能化を支えているのは、半導体ＩＣの技術的進
展に負うところが大であるが、同時に一般電子部品の小
型化，チップ化並びにそれらを高密度に実装する実装技
術である。
及び高機能化を支えているのは、半導体ＩＣの技術的進
展に負うところが大であるが、同時に一般電子部品の小
型化，チップ化並びにそれらを高密度に実装する実装技
術である。
【０００３】厚膜ハイブリッドＩＣは、モノシリック半
導体ＩＣに比べて開発期間が短くて済む上、開発費用も
小規模で済むこと、また実装配線基板にあらゆる電子部
品の実装が可能であるため、いかなる回路にも適応でき
る特徴を有している。このようなことから、厚膜ハイブ
リッドＩＣは大きな市場を築いてきたが、回路規模的に
は比較的小規模に止まり、また、リード端子には、クリ
ップ型リードフレームを使用することが多く、実装上の
大きなネックとなっていた。
導体ＩＣに比べて開発期間が短くて済む上、開発費用も
小規模で済むこと、また実装配線基板にあらゆる電子部
品の実装が可能であるため、いかなる回路にも適応でき
る特徴を有している。このようなことから、厚膜ハイブ
リッドＩＣは大きな市場を築いてきたが、回路規模的に
は比較的小規模に止まり、また、リード端子には、クリ
ップ型リードフレームを使用することが多く、実装上の
大きなネックとなっていた。
【０００４】図８は、従来の厚膜ハイブリッドＩＣの一
例を示している。厚膜ハイブリッドＩＣ１は、印刷抵抗
２を設けたアルミナ配線基板３の一面に、ベアチップ状
の半導体ＩＣ４がボンディングワイヤー５により配線さ
れ、コーティング樹脂６で保護されて搭載されるととも
に、アルミナ配線基板３の他面に、各種の周辺電子部品
７が搭載され、さらに外部基板への結線用に、クリップ
型リードフレーム８がアルミナ配線基板３に装着されて
いる。
例を示している。厚膜ハイブリッドＩＣ１は、印刷抵抗
２を設けたアルミナ配線基板３の一面に、ベアチップ状
の半導体ＩＣ４がボンディングワイヤー５により配線さ
れ、コーティング樹脂６で保護されて搭載されるととも
に、アルミナ配線基板３の他面に、各種の周辺電子部品
７が搭載され、さらに外部基板への結線用に、クリップ
型リードフレーム８がアルミナ配線基板３に装着されて
いる。
【０００５】
【発明が解決しようとする課題】このような厚膜ハイブ
リッドＩＣの製造により培われてきた表面実装技術は、
次第にプリント配線基板への実装に転用された結果、実
装密度の観点においては厚膜ハイブリッドＩＣの絶対的
優位性が失われつつある。しかしながら、プリント配線
基板への高密度実装化に伴う取り込み回路の規模が大き
くなるにつれ、実装コスト，検査コストの面で新たな問
題が生ずるとともに、技術的には発熱量の増加による信
頼性の低下が懸念されるに至り、従来型をさらに高密度
化し、しかも面実装型の厚膜ハイブリッドＩＣの実現に
対する期待が高まっている。
リッドＩＣの製造により培われてきた表面実装技術は、
次第にプリント配線基板への実装に転用された結果、実
装密度の観点においては厚膜ハイブリッドＩＣの絶対的
優位性が失われつつある。しかしながら、プリント配線
基板への高密度実装化に伴う取り込み回路の規模が大き
くなるにつれ、実装コスト，検査コストの面で新たな問
題が生ずるとともに、技術的には発熱量の増加による信
頼性の低下が懸念されるに至り、従来型をさらに高密度
化し、しかも面実装型の厚膜ハイブリッドＩＣの実現に
対する期待が高まっている。
【０００６】そこで、本発明は、厚膜ハイブリッドＩＣ
の小型化，高密度化，高機能化を高めながら、外形的に
はクワッドフラットパッケージ（ＱＦＰ）型半導体ＩＣ
の標準パッケージ寸法に準拠させた面実装型の厚膜ハイ
ブリッドＩＣを提供することを目的としている。
の小型化，高密度化，高機能化を高めながら、外形的に
はクワッドフラットパッケージ（ＱＦＰ）型半導体ＩＣ
の標準パッケージ寸法に準拠させた面実装型の厚膜ハイ
ブリッドＩＣを提供することを目的としている。
【０００７】
【課題を解決するための手段】上記した目的を達成する
ために、本発明の厚膜ハイブリッドＩＣは、ＱＦＰ型半
導体ＩＣの標準パッケージ寸法に外形サイズを準拠させ
た厚膜ハイブリッドＩＣにおいて、半導体ＩＣと周辺電
子部品とを多層配線基板に実装し、該半導体ＩＣの回路
と周辺電子部品の回路とを取り込むことにより、半導体
ＩＣの端子数に対する厚膜ハイブリッドＩＣの端子数を
減少させたことを特徴としている。
ために、本発明の厚膜ハイブリッドＩＣは、ＱＦＰ型半
導体ＩＣの標準パッケージ寸法に外形サイズを準拠させ
た厚膜ハイブリッドＩＣにおいて、半導体ＩＣと周辺電
子部品とを多層配線基板に実装し、該半導体ＩＣの回路
と周辺電子部品の回路とを取り込むことにより、半導体
ＩＣの端子数に対する厚膜ハイブリッドＩＣの端子数を
減少させたことを特徴としている。
【０００８】
【実施例】以下、本発明を図面に示す実施例に基づいて
、さらに詳細に説明する。
、さらに詳細に説明する。
【０００９】図１乃至図３は、本発明の一実施例を示す
もので、図１は厚膜ハイブリッドＩＣの正面図、図２は
同じく断面図、図３は図２の断面図を模式化して配線状
態を説明するための模式図である。
もので、図１は厚膜ハイブリッドＩＣの正面図、図２は
同じく断面図、図３は図２の断面図を模式化して配線状
態を説明するための模式図である。
【００１０】本実施例に示す厚膜ハイブリッドＩＣ１１
は、外形を６４ピンのＱＦＰ型標準パッケージ寸法に準
拠させたもので、その四周には、外部回路へ接続するた
めのリードフレーム１２が、０．８ｍｍピッチで６４ピ
ン設けられている。多層配線基板１３は、高温焼成アル
ミナ多層基板あるいは低温焼成セラミック多層基板等か
らなるものである。前記多層配線基板１３を構成する各
基板１３ａは、少なくともその一面に印刷回路１４が設
けられているとともに、各基板１３ａの印刷回路１４同
士をバイヤーホール１５にて電気的に接続している。前
記多層配線基板１３は、その一面の中央部に、ベアチッ
プ状の半導体ＩＣ１６を実装するためのキャビティ１７
が設けられている。このキャビティ１７は、その中間に
肩部を有するもので、キャビティ１７の底面にはダイパ
ッド１８が設けられ、キャビティ１７の肩部周面には、
基板の回路に接続した電極部であるボンディングパッド
１９が設けられている。なお、前記リードフレーム１２
は、多層配線基板１３の四周の印刷回路１４にはんだ付
けされている。
は、外形を６４ピンのＱＦＰ型標準パッケージ寸法に準
拠させたもので、その四周には、外部回路へ接続するた
めのリードフレーム１２が、０．８ｍｍピッチで６４ピ
ン設けられている。多層配線基板１３は、高温焼成アル
ミナ多層基板あるいは低温焼成セラミック多層基板等か
らなるものである。前記多層配線基板１３を構成する各
基板１３ａは、少なくともその一面に印刷回路１４が設
けられているとともに、各基板１３ａの印刷回路１４同
士をバイヤーホール１５にて電気的に接続している。前
記多層配線基板１３は、その一面の中央部に、ベアチッ
プ状の半導体ＩＣ１６を実装するためのキャビティ１７
が設けられている。このキャビティ１７は、その中間に
肩部を有するもので、キャビティ１７の底面にはダイパ
ッド１８が設けられ、キャビティ１７の肩部周面には、
基板の回路に接続した電極部であるボンディングパッド
１９が設けられている。なお、前記リードフレーム１２
は、多層配線基板１３の四周の印刷回路１４にはんだ付
けされている。
【００１１】前記半導体ＩＣ１６は、例えば８０ピンの
ものが用いられ、キャビティ１７内のダイパッド１８に
電気的に接続されるとともに、ボンディングワイヤー２
０によりボンディングパッド１９に電気的に接続され、
キャビティ１７内に充填された樹脂２１にてキャビティ
１７内に埋め込まれる。この半導体ＩＣ１６としては、
最大１２０ピンまでの多ピンのものが搭載可能であり、
キャビティ１７のサイズは、搭載する半導体ＩＣ１６の
寸法に合わせて形成される。また、多層配線基板１３の
半導体ＩＣ搭載面の反対面には、一般の周辺電子部品２
２が表面実装される。
ものが用いられ、キャビティ１７内のダイパッド１８に
電気的に接続されるとともに、ボンディングワイヤー２
０によりボンディングパッド１９に電気的に接続され、
キャビティ１７内に充填された樹脂２１にてキャビティ
１７内に埋め込まれる。この半導体ＩＣ１６としては、
最大１２０ピンまでの多ピンのものが搭載可能であり、
キャビティ１７のサイズは、搭載する半導体ＩＣ１６の
寸法に合わせて形成される。また、多層配線基板１３の
半導体ＩＣ搭載面の反対面には、一般の周辺電子部品２
２が表面実装される。
【００１２】半導体ＩＣ１６と周辺電子部品２２の電気
回路とは、図３に例示するように、印刷回路１４とバイ
ヤーホール１５とを介して取り込まれ、前記リードフレ
ーム１２に接続されている。即ち、半導体ＩＣ１６の電
気回路に周辺電子部品２２の電気回路を取り込むことに
より、半導体ＩＣ１６の端子数に対する厚膜ハイブリッ
ドＩＣ１１の端子数（リードフレーム１２）を減少させ
、厚膜ハイブリッドＩＣ１１の外形を６４ピンのＱＦＰ
型標準パッケージ寸法に適合するようにしている。
回路とは、図３に例示するように、印刷回路１４とバイ
ヤーホール１５とを介して取り込まれ、前記リードフレ
ーム１２に接続されている。即ち、半導体ＩＣ１６の電
気回路に周辺電子部品２２の電気回路を取り込むことに
より、半導体ＩＣ１６の端子数に対する厚膜ハイブリッ
ドＩＣ１１の端子数（リードフレーム１２）を減少させ
、厚膜ハイブリッドＩＣ１１の外形を６４ピンのＱＦＰ
型標準パッケージ寸法に適合するようにしている。
【００１３】また、多層配線基板１３の印刷回路１４と
リードフレーム１２との接続、パッケージ型半導体ＩＣ
や周辺電子部品２２の搭載等のはんだ付けには、厚膜ハ
イブリッドＩＣ１１をマザーボード基板に実装する時に
受ける熱ストレスにより、これらが再リフローすること
を防止するために、固相点２７０℃，液相点２８０℃以
上の高温はんだを少なくとも１種類以上用いている。こ
のように高温はんだを使用することにより、厚膜ハイブ
リッドＩＣ１１をプリント基板に実装する際の再リフロ
ーが防止され、他の一般電子部品との一括はんだ付けが
可能となり、実装コストの低減が図れるとともに、電子
機器装置の小型計量化、高機能化を図ることができる。 さらに多層配線基板１３の内層には、適宜コンデンサや
抵抗等のいずれかあるいは双方を設けることができる。
リードフレーム１２との接続、パッケージ型半導体ＩＣ
や周辺電子部品２２の搭載等のはんだ付けには、厚膜ハ
イブリッドＩＣ１１をマザーボード基板に実装する時に
受ける熱ストレスにより、これらが再リフローすること
を防止するために、固相点２７０℃，液相点２８０℃以
上の高温はんだを少なくとも１種類以上用いている。こ
のように高温はんだを使用することにより、厚膜ハイブ
リッドＩＣ１１をプリント基板に実装する際の再リフロ
ーが防止され、他の一般電子部品との一括はんだ付けが
可能となり、実装コストの低減が図れるとともに、電子
機器装置の小型計量化、高機能化を図ることができる。 さらに多層配線基板１３の内層には、適宜コンデンサや
抵抗等のいずれかあるいは双方を設けることができる。
【００１４】さらに図４及び図５は、本発明の第２実施
例を示すもので、上記同様に形成した厚膜ハイブリッド
ＩＣ１１において、キャビティ１７の肩部に形成したボ
ンディングパッド１９の一部を、その上面に位置する基
板１３ｂで被覆したものである。即ち、肩部の上面に形
成されて前記ボンディングワイヤー２０により半導体Ｉ
Ｃ１６に接続されるボンディングパッド１９と、その下
面の基板１３ｃに形成したバイヤーホール１５ａとの接
続を確実にし、ボンディングパッド１９の剥がれによる
接触不良を低減するものである。この基板１３ｂによる
ボンディングパッド１９の被覆は、ボンディングパッド
１９の剥がれを防止できる程度で、かつボンディングワ
イヤー２０の配線に支障の無い範囲で設定すれば良く、
２層以上の上面基板で被覆するようにしても良い。
例を示すもので、上記同様に形成した厚膜ハイブリッド
ＩＣ１１において、キャビティ１７の肩部に形成したボ
ンディングパッド１９の一部を、その上面に位置する基
板１３ｂで被覆したものである。即ち、肩部の上面に形
成されて前記ボンディングワイヤー２０により半導体Ｉ
Ｃ１６に接続されるボンディングパッド１９と、その下
面の基板１３ｃに形成したバイヤーホール１５ａとの接
続を確実にし、ボンディングパッド１９の剥がれによる
接触不良を低減するものである。この基板１３ｂによる
ボンディングパッド１９の被覆は、ボンディングパッド
１９の剥がれを防止できる程度で、かつボンディングワ
イヤー２０の配線に支障の無い範囲で設定すれば良く、
２層以上の上面基板で被覆するようにしても良い。
【００１５】図６及び図７は、本発明の第３実施例を示
すもので、多層配線基板３０に形成したキャビティ３１
ａ，３１ｂに、５２ピンのベアチップ状の半導体ＩＣ３
２ａと６８ピンのベアチップ状の半導体ＩＣ３２ｂとを
埋め込み実装するとともに、該半導体ＩＣ実装面と同一
面に、２８ピンのＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅ ）形ＬＳＩ３３をはんだ付けにより
実装して１２０ピンのＱＦＰ型厚膜ハイブリッドＩＣ３
４を形成したものである。このような構成の厚膜ハイブ
リッドＩＣ３４においても、上記実施例と同様に、半導
体ＩＣ３２ａ，３２ｂとＬＳＩ３３、その他一般の周辺
電子部品の電気回路と半導体ＩＣ３２ａ，３２ｂの電気
回路を取り込むことにより、半導体ＩＣの端子数に対す
る厚膜ハイブリッドＩＣ３４の端子数を減少させ、厚膜
ハイブリッドＩＣ３４の外形を１２０ピンのＱＦＰ型標
準パッケージ寸法に適合するようにしている。
すもので、多層配線基板３０に形成したキャビティ３１
ａ，３１ｂに、５２ピンのベアチップ状の半導体ＩＣ３
２ａと６８ピンのベアチップ状の半導体ＩＣ３２ｂとを
埋め込み実装するとともに、該半導体ＩＣ実装面と同一
面に、２８ピンのＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅ ）形ＬＳＩ３３をはんだ付けにより
実装して１２０ピンのＱＦＰ型厚膜ハイブリッドＩＣ３
４を形成したものである。このような構成の厚膜ハイブ
リッドＩＣ３４においても、上記実施例と同様に、半導
体ＩＣ３２ａ，３２ｂとＬＳＩ３３、その他一般の周辺
電子部品の電気回路と半導体ＩＣ３２ａ，３２ｂの電気
回路を取り込むことにより、半導体ＩＣの端子数に対す
る厚膜ハイブリッドＩＣ３４の端子数を減少させ、厚膜
ハイブリッドＩＣ３４の外形を１２０ピンのＱＦＰ型標
準パッケージ寸法に適合するようにしている。
【００１６】尚、ベアチップ状の半導体ＩＣは、キャビ
ティを設けずに多層配線基板の表面に実装しても良く、
信頼性上からベアチップ状の半導体ＩＣを実装できない
ものの場合は、パッケージ品をはんだ付けにより実装す
ることができる。
ティを設けずに多層配線基板の表面に実装しても良く、
信頼性上からベアチップ状の半導体ＩＣを実装できない
ものの場合は、パッケージ品をはんだ付けにより実装す
ることができる。
【００１７】
【発明の効果】以上説明したように、本発明の厚膜ハイ
ブリッドＩＣは、多層配線基板に実装した半導体ＩＣの
回路と周辺電子部品の回路を取り込むことにより、半導
体ＩＣの端子数に対する厚膜ハイブリッドＩＣの端子数
を減少させたから、厚膜ハイブリッドＩＣの外形サイズ
をＱＦＰ型半導体ＩＣの標準パッケージ寸法に容易に準
拠させることができ、プリント基板への実装を容易に行
うことができる。
ブリッドＩＣは、多層配線基板に実装した半導体ＩＣの
回路と周辺電子部品の回路を取り込むことにより、半導
体ＩＣの端子数に対する厚膜ハイブリッドＩＣの端子数
を減少させたから、厚膜ハイブリッドＩＣの外形サイズ
をＱＦＰ型半導体ＩＣの標準パッケージ寸法に容易に準
拠させることができ、プリント基板への実装を容易に行
うことができる。
【００１８】さらに、厚膜ハイブリッドＩＣの一般電子
部品やリードフレーム（電極）等のはんだ付けに、高温
はんだを用いることにより、厚膜ハイブリッドＩＣをプ
リント基板に実装する際に、他の一般電子部品との一括
はんだ付けが可能となり、実装コストの低減、電子機器
装置の小型軽量化、高機能化が図れる。
部品やリードフレーム（電極）等のはんだ付けに、高温
はんだを用いることにより、厚膜ハイブリッドＩＣをプ
リント基板に実装する際に、他の一般電子部品との一括
はんだ付けが可能となり、実装コストの低減、電子機器
装置の小型軽量化、高機能化が図れる。
【００１９】加えて、半導体ＩＣと接続される電極部の
一部を、その上面の基板で被覆することにより、電極部
の剥がれによる接触不良を防止でき、不良発生率の低減
や信頼性の向上が図れる。
一部を、その上面の基板で被覆することにより、電極部
の剥がれによる接触不良を防止でき、不良発生率の低減
や信頼性の向上が図れる。
【図１】 本発明の一実施例を示す厚膜ハイブリッド
ＩＣの正面図である。
ＩＣの正面図である。
【図２】 同じく断面図である。
【図３】 第２図の断面図を模式化して配線状態を説
明するための模式図である。
明するための模式図である。
【図４】 本発明の第２実施例を示す厚膜ハイブリッ
ドＩＣの断面模式図である。
ドＩＣの断面模式図である。
【図５】 同じく要部の正面図である。
【図６】 本発明の第３実施例を示す厚膜ハイブリッ
ドＩＣの正面図である。
ドＩＣの正面図である。
【図７】 同じく断面図である。
【図８】 従来の厚膜ハイブリッドＩＣの一例を示す
断面図である。
断面図である。
１１，３４…厚膜ハイブリッドＩＣ １２…リー
ドフレーム １３，３０…多層配線基板 １４…印刷回路 １５…バイヤーホール １６，３２ａ，３２ｂ…半導体ＩＣ １７…キャ
ビティ ２０…ボンディングワイヤー ２２…周辺電子部品 ３３…ＬＳＩ
ドフレーム １３，３０…多層配線基板 １４…印刷回路 １５…バイヤーホール １６，３２ａ，３２ｂ…半導体ＩＣ １７…キャ
ビティ ２０…ボンディングワイヤー ２２…周辺電子部品 ３３…ＬＳＩ
Claims (3)
- 【請求項１】 クワッドフラットパッケージ型半導体
ＩＣの標準パッケージ寸法に外形サイズを準拠させた厚
膜ハイブリッドＩＣにおいて、半導体ＩＣと周辺電子部
品とを多層配線基板に実装し、該半導体ＩＣの回路と周
辺電子部品の回路とを取り込むことにより、半導体ＩＣ
の端子数に対する厚膜ハイブリッドＩＣの端子数を減少
させたことを特徴とする厚膜ハイブリッドＩＣ。 - 【請求項２】 請求項１記載の厚膜ハイブリッドＩＣ
において、多層配線基板への半導体ＩＣを含む電子部品
とリード線との接続に高温はんだを用いたことを特徴と
する厚膜ハイブリッドＩＣ。 - 【請求項３】 前記多層配線基板に、中間に肩部を有
するキャビティを形成し、該キャビティ内に半導体ＩＣ
を配設して、前記肩部の基板上に形成した電極部と半導
体ＩＣとを電気的に接続するとともに、前記肩部の電極
部の一部を、その上面に位置する基板で被覆したことを
特徴とする請求項１記載の厚膜ハイブリッドＩＣ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23412990 | 1990-09-04 | ||
| JP2-234129 | 1990-09-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04212446A true JPH04212446A (ja) | 1992-08-04 |
Family
ID=16966093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067338A Pending JPH04212446A (ja) | 1990-09-04 | 1991-03-30 | 厚膜ハイブリッドｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04212446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324067B1 (en) | 1995-11-16 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Printed wiring board and assembly of the same |
-
1991
- 1991-03-30 JP JP3067338A patent/JPH04212446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324067B1 (en) | 1995-11-16 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Printed wiring board and assembly of the same |
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