JP3228842U - チップパッケージとその回路基板 - Google Patents

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Abstract

【課題】チップと回路基板間の気泡発生を防止するチップパッケージとその回路基板を提供する。【解決手段】チップパッケージは、回路基板１００と、チップと、充填材とを備える。回路基板は、基板１１０と、複数の第一回路１２０と、複数の第二回路１４０と、を含む。基板はチップ実装領域１１１及び充填材被覆領域１１２を含み、各第一回路の第一回路段１２２及びインナーリード１２１は充填材被覆領域及びチップ実装領域にそれぞれ設けられる。第二回路はチップ実装領域に設けられているが、隣接する各インナーリードの間には設けられていない。よって、隣接する各第一回路段の間に広い空間を有しているため、充填材が回路基板とチップとの間で流動し、回路基板とチップとの間に気泡が発生しなくなる。【選択図】図１

Description

本考案は、チップパッケージとその回路基板に関し、更に詳しくは、ダミーリード（dummy leads）がチップ実装領域に設けられているチップパッケージとその回路基板に関する。
近年、電子製品が微細化及び多機能化の一途をたどっており、チップ及び前記チップを載置する回路基板も微細化が必須となっている。
ところが、前記チップ及び前記回路基板を微細化する場合、前記チップと前記回路基板との間に充填しする充填材が流動しにくくなる。このため、特に前記チップに複数のダミーバンプを設ける場合、前記回路基板にも複数のダミーリードを設けて各前記ダミーバンプを接合する必要があったが、回路基板の面積には制限があるため、各前記ダミーリードが多くなるほど、前記チップと前記回路基板との間で前記充填材が流動しにくくなり、これが前記チップと前記回路基板との間を気泡が覆う原因となっていた。
また、各前記ダミーリードが多くなるほど、熱圧着プロセス中に、前記回路基板の収縮または膨張により、隣接するダミーリードまたはダミーバンプが相互に接触し、ショートが発生するという問題があった。
また、各前記ダミーリードの数が増えると、回路の形成後に隣接する回路の間のブリッジ（bridge）現象を即時検出できなくなり、回路基板にチップを圧着した後でなければ異常を検出できないという問題もあった。このため、製造コストがかかり、製品の歩留まりが低下していた。
そこで、本考案者は、上記の従来技術の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本考案の提案に至った。
本考案は、かかる事情に鑑みてなされたものであり、その目的とするところは、回路基板を提供することにある。
本考案は、充填材被覆領域に配置された隣接する回路間に大きな空間を形成し、充填材をチップと回路基板との間に高速に充填することで、前記チップと前記回路基板との間に気泡を発生させないようにする。また、熱圧着プロセス中に、隣接する回路またはバンプが相互に接触してショートが生じるのを避ける。さらに、回路の形成プロセス中に、隣接する回路間にブリッジ現象が生じないようにする。
上記目的を達成するための主たる様態である考案は、回路基板である。
チップ実装領域及び充填材被覆領域を有し、第一軸の方向に沿って、前記充填材被覆領域が前記チップ実装領域に隣接する基板と、
インナーリード及び第一回路段を含み、前記第一回路段は前記インナーリードに接続し、且つ前記第一軸の方向と交わる第二軸の方向に沿って前記基板上に配列され、且つ隣接する各前記第一回路段の間には第一空間を有し、前記第一空間は第一広さを有し、各前記第一回路の前記インナーリードは前記チップ実装領域に設けられてチップの第一バンプの接合に用いられ、各前記第一回路の前記第一回路段は前記充填材被覆領域に設けられる複数の第一回路と、
前記チップ実装領域に設けられると共に隣接する各前記インナーリードの間には設けられておらず、前記チップの第二バンプの接合に用いられ、広さを有し、且つ前記第一広さは前記広さ未満ではない複数の第二回路と、
前記基板を被覆すると共に前記チップ実装領域、前記充填材被覆領域、各前記第一回路の前記インナーリード、前記第一回路段、前記第一空間、及び各前記第二回路を露出するソルダーレジスト層とを備えることを特徴とする回路基板である。
また、本考案の別の態様である考案は、チップパッケージである。このチップパッケージは、上述の回路基板と、チップと、充填材とを備える。
前記チップは前記チップ実装領域に設けられると共に複数の第一バンプ及び複数の第二バンプを有し、各前記第一バンプは対応する各前記インナーリードに接合し、各前記第二バンプは対応する各前記第二回路に接合する。
前記充填材は前記基板と前記チップとの間に充填されると共に前記充填材被覆領域及び各前記第一回路の前記第一回路段を被覆する。
本考案は、上記の構成により、以下の効果を与える。
（１）各前記第二回路は前記チップ実装領域に設けると共に隣接する各前記インナーリードの間には設けないようにすることにより、隣接する各前記第一回路段の間に広い前記第一空間を形成し、前記充填材を充填する際に前記チップと前記回路基板との間に気泡が発生しないようにする。
（２）前記チップ実装領域に各前記第二回路を設けることにより、隣接する回路またはバンプが熱圧着時に相互に接触しないようにし、ショートが発生しないようにする。
（３）回路の形成プロセス中に、隣接する回路にブリッジ（bridge）現象が発生しないようにする。
本考案に係る回路基板を説明する平面図である。 図１の部分拡大図である。 本考案に係るチップパッケージを説明する平面図である。 図３の部分拡大図である。 本考案に係るチップパッケージを説明する正面断面図である。
以下、図面を参照しつつ、本考案に係るチップパッケージとその回路基板について具体的に説明する。尚、以下に説明する実施の形態はその一例を示すものであって、実用新案登録請求の範囲に記載された本考案の内容を限定する目的で示すものではない。また、以下に説明される構成の全てが、本考案の必須要件であるとは限らない。
本明細書及び図面の記載により、少なくとも、以下の事項が明らかとなる。
（回路基板）
以下、本考案の回路基板１００を図１及び図２に基づいて説明する。
本考案の回路基板１００は、基板１１０と、複数の第一回路１２０と、複数の第二回路１４０と、ソルダーレジスト層１５０とを備えている。前記基板１１０の材料はポリイミド（Polyimide、PI）から選択されるが、これに限定されない。前記基板１１０はチップ実装領域１１１及び充填材被覆領域１１２を含み、第一軸Ｙの方向に沿って、前記充填材被覆領域１１２が前記チップ実装領域１１１に隣接する。本実施例では、前記基板１１０は回路配置領域１１３を更に含み、前記回路配置領域１１３は前記充填材被覆領域１１２に隣接し、且つ前記充填材被覆領域１１２は前記チップ実装領域１１１と前記回路配置領域１１３との間に位置する。前記ソルダーレジスト層１５０は前記回路配置領域１１３を被覆する。
また、図１及び図２に示すように、前記第一軸Ｙの方向と交わる第二軸Ｘの方向に沿って、各前記第一回路１２０を前記基板１１０に配列するように設けられ、各前記第一回路１２０はインナーリード１２１及び第一回路段１２２を有する。前記第一回路段１２２は前記インナーリード１２１に接続し、各前記インナーリード１２１は前記チップ実装領域１１１に設けられ、各前記第一回路段１２２は前記充填材被覆領域１１２に設けられている。
図２に示すように、隣接する各前記第一回路段１２２の間には第一空間１３１を有し、前記第一空間１３１は第一広さＷ１を有する。好ましくは、前記第一広さＷ１は５μｍ未満ではなく、隣接する各前記インナーリード１２１の間には前記前記第一空間１３１に連通する第二空間１３２を有し、前記第二空間１３２は第二広さＷ２を有し、前記第二広さＷ２は前記第一広さＷ１未満ではない。
（チップパッケージ）
次に、本考案のチップパッケージ１０について、図３、図４及び図５を参照しながら説明する。
本考案のチップパッケージ１０は、前記回路基板１００と、チップ２００と、充填材３００とを備えている。各前記インナーリード１２１は前記チップ２００の複数の第一バンプ２１０の接合に用いられる。本実施例では、各前記第一回路１２０が第二回路段１２３及びアウターリード１２４を更に有し、各前記第二回路段１２３は前記回路配置領域１１３に設けられ、前記ソルダーレジスト層１５０は各前記第二回路段１２３を被覆すると共に各前記アウターリード１２４を露出する。前記第二回路段１２３は前記第一回路段１２２に接続し、前記第一回路段１２２は前記インナーリード１２１と前記第二回路段１２３との間に位置し、前記アウターリード１２４は他の電子素子（図示省略）への接合に用いられる。
図１及び図２に示すように、各前記第二回路１４０は前記チップ実装領域１１１に設けられると共に隣接する各前記インナーリード１２１の間には設けられない。本実施例では、前記第一軸Ｙは前記第一空間１３１及び前記第二回路１４０を通過し、各前記第一回路１２０と各前記第二回路１４０との間に大きな空間を有し、前記回路基板１００及び前記チップ２００を前記充填材３００が流動する。各前記第二回路１４０は前記チップ２００の複数の第二バンプ２２０の接合に用いられ（図３、図４及び図５参照）、各前記第二回路１４０は広さＷを有し、前記第一広さＷ１は前記広さＷ未満ではない。好ましくは、前記第二広さＷ２も前記広さＷ未満ではない。また、隣接する各前記第二回路１４０の間には第三空間１４１を有し、前記第三空間１４１は第三広さＷ３を有する。
なお、材料、プロセスの環境温度、及びプロセスの時間等の条件の違いにより前記基板１１０が膨張または収縮し、前記第一空間１３１、前記第二空間１３２、及び前記第三空間１４１の広さは前記基板１１０が膨張または収縮するに連れて変化し、前記第一空間１３１、前記第二空間１３２、及び前記第三空間１４１の広さが仕様要求に適合しなくなる。仕様要求に適合させるため、前記第一空間１３１の前記第一広さＷ１、前記第二空間１３２の前記第二広さＷ２、及び前記第三空間１４１の前記第三広さＷ３が式（１）、（２）及び（３）を満たすようにする。
Figure 0003228842
ここで、Ｗ１は前記第一広さであり、Ａ１は第一補償値であり、Ｒ１は第一既定値であり、前記第一既定値は前記第一空間１３１の仕様要求値であり、Ｃは０．００１超ではない係数である。
Figure 0003228842
ここで、Ｗ２は前記第二広さであり、Ａ２は第二補償値であり、Ｒ２は第二既定値であり、前記第二既定値は前記第二空間１３２の仕様要求値であり、Ｃは０．００１超ではない係数である。
Figure 0003228842
ここで、Ｗ３は前記第三広さであり、Ａ３は第三補償値であり、Ｒ３は第三既定値であり、前記第三既定値は前記第三空間１４１の仕様要求値であり、Ｃは０．００１超ではない係数である。
図３及び図４に示すように、熱圧着プロセス中に、前記基板１１０は外部との熱の授受により膨張または収縮するため、前記補償値を利用し、各前記インナーリード１２１及び各前記第二回路１４０を各前記第一バンプ２１０及び各前記第二バンプ２２０にそれぞれ突合せて接合することで、（i）前記チップ２００の各前記第一バンプ２１０を各前記インナーリード１２１に接合する際に、或いは（ii）各前記第二バンプ２２０を各前記第二回路１４０に接合する際に、偏移が発生しないようにし、開回路の発生や接合面積の不足を防ぐ。
図１及び図２に戻ると、前記ソルダーレジスト層１５０は前記基板１１０を被覆すると共に前記チップ実装領域１１１、前記充填材被覆領域１１２、各前記インナーリード１２１、各前記第一回路段１２２、前記第一空間１３１、及び各前記第二回路１４０を露出する。本実施例では、前記ソルダーレジスト層１５０は前記回路配置領域１１３及び各前記第二回路段１２３を更に被覆する。
図３、図４及び図５に示されているように、前記チップパッケージ１０の前記チップ２００は前記チップ実装領域１１１に設けられ、各前記第一バンプ２１０は各前記インナーリード１２１に接合し、各前記第二バンプ２２０は各前記第二回路１４０に接合する。本実施例では、前記第二軸Ｘの方向に沿って、前記チップ２００が長さＬを有し、前記長さＬは４２ｍｍ超ではない。各前記第一バンプ２１０は厚さＤを有し、前記厚さＤは１８μｍ超ではない。好ましくは、各前記第一バンプ２１０の前記厚さＤ及び各前記第二バンプ２２０の厚さは実質的に同じである。
図４及び図５に示すように、前記充填材３００は前記基板１１０と前記チップ２００との間に充填され、且つ前記充填材３００は前記充填材被覆領域１１２及び各前記第一回路段１２２を被覆する。好ましくは、前記充填材３００は各前記インナーリード１２１、各前記第一バンプ２１０、及び各前記第二バンプ２２０を更に被覆する。
（本考案の効果）
本考案は、各前記第二回路１４０を前記チップ実装領域１１１には設けるが隣接する前記インナーリード１２１の間には設けないようにすることで、隣接する各前記第一回路段１２２の間に広い前記第一空間１３１を設け、回路の形成プロセス中に、隣接する各回路の間にブリッジ現象が発生しないようにし、且つ前記熱圧着プロセス中に、隣接する各前記第一バンプ２１０または隣接する各前記第一回路１２０が相互に接触してショートが発生しないようにする効果を与える。また、前記充填材３００が充填される際に、前記充填材被覆領域１１２に塗布される前記充填材３００が前記第一空間１３１により前記基板１１０と前記チップ２００との間を流動することで、前記チップ２００と前記回路基板１００との間を気泡が覆わないようにする効果を与える。
以上の説明は、本考案を説明するためのものであって、実用新案登録請求の範囲に記載の発明を限定し、或いは範囲を限縮するように解すべきではない。また、本考案の各構成は、上記の実施例に限らず、実用新案登録請求の範囲の記載に均等な技術的範囲内で種々の変形が可能であることは勿論である。
１０ チップパッケージ
１００ 回路基板
１１０ 基板
１１１ チップ実装領域
１１２ 充填材被覆領域
１１３ 回路配置領域
１２０ 第一回路
１２１ インナーリード
１２２ 第一回路段
１２３ 第二回路段
１２４ アウターリード
１３１ 第一空間
１３２ 第二空間
１４０ 第二回路
１４１ 第三空間
１５０ ソルダーレジスト層
２００ チップ
２１０ 第一バンプ
２２０ 第二バンプ
３００ 充填材
Ｄ 厚さ
Ｌ 長さ
Ｗ 広さ
Ｗ１ 第一広さ
Ｗ２ 第二広さ
Ｗ３ 第三広さ
Ｙ 第一軸
Ｘ 第二軸

Claims (10)

  1. チップ実装領域及び充填材被覆領域を有し、第一軸の方向に沿って、前記充填材被覆領域が前記チップ実装領域に隣接する基板と、
    インナーリード及び第一回路段を含み、前記第一回路段は前記インナーリードに接続し、且つ前記第一軸の方向と交わる第二軸の方向に沿って前記基板上に配列され、且つ隣接する各前記第一回路段の間には第一空間を有し、前記第一空間は第一広さを有し、各前記第一回路の前記インナーリードは前記チップ実装領域に設けられてチップの第一バンプの接合に用いられ、各前記第一回路の前記第一回路段は前記充填材被覆領域に設けられる複数の第一回路と、
    前記チップ実装領域に設けられると共に隣接する各前記インナーリードの間には設けられておらず、前記チップの第二バンプの接合に用いられ、広さを有し、且つ前記第一広さは前記広さ未満ではない複数の第二回路と、
    前記基板を被覆すると共に前記チップ実装領域、前記充填材被覆領域、各前記第一回路の前記インナーリード、前記第一回路段、前記第一空間、及び各前記第二回路を露出するソルダーレジスト層とを備えることを特徴とする回路基板。
  2. 隣接する各前記インナーリードの間には第二空間を有し、前記第二空間は前記第一空間に連通し、前記第二空間は第二広さを有し、前記第二広さは前記第一広さ未満ではなく、且つ前記第二広さは前記第二回路の前記広さ未満ではないことを特徴とする請求項１に記載の回路基板。
  3. 前記第一空間の前記第一広さは式（１）を満たし、
    Figure 0003228842
    Ｗ１は前記第一広さであり、Ａ１は第一補償値であり、Ｒ１は第一既定値であり、前記第一既定値は前記第一空間の仕様要求値であり、Ｃは０．００１超ではない係数であることを特徴とする請求項１に記載の回路基板。
  4. 前記第二空間の前記第二広さは式（２）を満たし、
    Figure 0003228842
    Ｗ２は前記第二広さであり、Ａ２は第二補償値であり、Ｒ２は第二既定値であり、前記第二既定値は前記第二空間の仕様要求値であり、Ｃは０．００１超ではない係数であることを特徴とする請求項２に記載の回路基板。
  5. 隣接する各前記第二回路の間には第三空間を有し、前記第三空間は第三広さを有し、前記第三広さは式（３）を満たし、
    Figure 0003228842
    Ｗ３は前記第三広さであり、Ａ３は第三補償値であり、Ｒ３は第三既定値であり、前記第三既定値は前記第三空間の仕様要求値であり、Ｃは０．００１超ではない係数であることを特徴とする請求項１から４の何れか１項に記載の回路基板。
  6. 前記第一広さは５μｍ未満ではないことを特徴とする請求項１に記載の回路基板。
  7. 前記第一軸は前記第一空間及び前記第二回路を通過することを特徴とする請求項１に記載の回路基板。
  8. 請求項１から７の何れか１項に記載の回路基板と、
    前記チップ実装領域に設置され、複数の第一バンプ及び複数の第二バンプを有し、各前記第一バンプは対応する各前記インナーリードに接合し、各前記第二バンプは対応する各前記第二回路に接合するチップと、
    前記基板と前記チップとの間に充填されると共に前記充填材被覆領域及び各前記第一回路の前記第一回路段を被覆する充填材とを備えることを特徴とするチップパッケージ。
  9. 前記第二軸の方向に沿って、前記チップは４２ｍｍ超ではない長さを有することを特徴とする請求項８に記載のチップパッケージ。
  10. 各前記第一バンプは１８μｍ超ではない厚さを有することを特徴とする請求項８に記載のチップパッケージ。
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