JP2009049404A - 多基板ブロック式パッケージおよびその製造方法 - Google Patents

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chip
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electrical connection
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English (en)
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Shiann-Tsong Tsai
憲 聰 蔡
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UTAC Taiwan Corp
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Abstract

【課題】多基板ブロック式パッケージおよびその製造方法を提供する。
【解決手段】チップ４０の能動面４００を複数の機能ブロックに分割し、該機能ブロックのそれぞれは、ボンディングワイヤ４１により対応する基板３１に電気的に接続され、該機能ブロックのそれぞれが独立したシステムを有しているため、システム設計者は、該機能ブロックのそれぞれに独立した回路レイアウトを設計することができ、基板３１またはその他のシステムに制限されることなく、配線がしやすくなり、該パッケージを小さく薄くなるように設計することを可能にするとともに、該機能ブロックのそれぞれと対応する基板３１とはそれぞれ独立しているため、基板３１同士は互いに影響しあうことはなく、好ましい交換性、信頼性及び封止面積の縮小が図られるようになる。また、前記の多基板ブロック式パッケージの製造方法が提供される。
【選択図】図２Ｇ

Description

本発明は、パッケージチップ構造に関し、より詳しくは、多基板ブロック式パッケージおよびその製造方法に関するものである。
従来、リードフレーム式半導体パッケージ、例えば四方扁平式半導体パッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ， ＱＦＰ）は、その製造法としてチップベース及び複数のリード（ｌｅａｄ）を有するリードフレームが提供され、該チップベース上にチップが接着され、さらに該チップ上の表面のボンディングパッド（ｐａｄ）とそれに対応する複数のリードとが複数のボンディングワイヤ（ｗｉｒｅ）により電気的に接続され、該チップ及びボンディングワイヤが封止樹脂により導線リード式半導体パッケージが形成される。
このようなリードフレーム式半導体パッケージでは、電気的入力／出力端（Ｉ／Ｏ）としてのリードが封止樹脂の周辺のみに配列されることが可能であるため、そのＩ／Ｏが封止樹脂のサイズに制限され、業界の電子製品のマルチＩ／Ｏの要求を満たすことができない不具合があった。そこで、上述の問題を解決するために、ボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）式半導体パッケージが開発されている。
図１に示すように、従来のボールグリッドアレイ（ＢＧＡ）式半導体パッケージは、上、下表面に複数の回路が設けられた基板（ｓｕｂｓｔｒａｔｅ）１１１を使用し、該基板１１１の上表面上にチップ１１２を接着し、チップ１１２の上表面のボンディングパッド（ｐａｄ）１１２ａと基板１１１の上表面の回路をボンディングワイヤ１１３により電気的に接続させ、基板１１１の内部の導電回路及びビアホール（ｖｉａ ｈｏｌｅ）（図示せず）を介して基板１１１の下表面の回路に電気的に接続し、基板１１１上にチップ１１２及びボンディングワイヤ１１３を被覆する封止樹脂１１４を形成し、基板１１１の下表面の回路終端に形成された半田ボールパッド（ｂａｌｌ ｐａｄ）１１１ａ上に半田ボール１１５を植設し、チップ１１２が外部装置に電気的に接続され、基板１１１の全体の面積により回路や半田ボールパッドがレイアウトされ、より多くのＩ／Ｏが得られるようになる。
しかしながら、電子製品の競争が激しくなる一方で、外形上が軽薄短小になるだけではなく、機能上も日ごとに進歩しているため、各種の消費電子製品のライフサイクルがますます短くなり、従来のボールグリッドアレイ式半導体パッケージでは不十分であるのが現状である。そこで、統合型のシステム封止技術では、従来より好ましいスループットのみならず、体積の縮小も可能となるため、各電子メーカに注目され、急ピッチで発展されている。
電子エンジニアリングの発展としては、「素子」の開発から「複数の素子」の組合わせ（例えば複数のＩＣからなるシステム）の段階に入り、製品のパフォーマンスや軽薄短小への需要の推進に伴って、「統合」という段階へ進んでいるため、業界ではシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ、ＳｏＣ）、システムインパッケージ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ、ＳｉＰ）、及びマルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ、ＭＣＰ）等の技術が発展されている。
ただし、前記システム封止技術のそれぞれに利点、及び不利な点があり、例えばＳｏＣは、プロセッサーユニット、メモリ、アナログ信号ユニットの全てを単一のチップに統合させるものであるが、他の領域の応用には不向きである。ＳｉＰについては、２つやそれ以上の複数のチップを１つのパッケージに統合させるものである。一般には、ＳｏＣのほうが経済的でかつスループットが好ましければ、ＳｉＰのようにパッケージが複雑なものでもないが、ＳｉＰでは異なる技術や材料によるチップをシステムとして封止形成しても好ましい交換性がある。
また、ＳｉＰに比較して、ＭＣＰは高密度メモリの垂直（Ｚ）方向における堆積に重点をおき、封止面積が小さいことが強調される。ＳｉＰは、高機能のマルチ機能チップの水平（Ｘ−Ｙ）方向におけるパッケージに重点をおき、放熱性及び信頼性が強化される。
従って、上述した各システム封止技術の利点を生かすとともに、不利な点を解消することは、業界で極めて解決すべき課題となっている。
そこで、以上のとおりの事情に鑑み、本発明は、システム封止技術を応用した多基板ブロック式パッケージ及びその製造方法を提供することを課題とする。
また、本発明は、単一のチップに複数機能ブロックが統合された多基板ブロック式パッケージ及びその製造方法を提供することを課題とする。
また、本発明は、コストが低く、かつスループットの向上及びパッケージの複雑化の回避ができる多基板ブロック式パッケージ及びその製造方法を提供することを課題とする。
また、本発明は、交換性の良い多基板ブロック式パッケージ及びその製造方法を提供することを課題とする。
また、本発明は、封止面積が小さく、放熱性や信頼性が高い多基板ブロック式パッケージ及びその製造方法を提供することを課題とする。
上記の課題を解決するために、本発明に係る多基板ブロック式パッケージは、
能動面および非能動面を有し、能動面が複数の機能ブロックに区分され、該機能ブロックのそれぞれが独立した第１の電気的接続部を有するチップと、
該能動面に対応する機能ブロックにそれぞれ設けられ、複数のボンディングパッドと該第１の電気的接続部に対向する第２の電気的接続部とを有する複数の基板と、
対向した第１および第２の電気的接続部にそれぞれ電気的に接続されている複数のボンディングワイヤと、
該能動面、該基板および該ボンディングワイヤを被覆し、それに対応してボンディングパッドを露出させるための開口を有する封止樹脂層とを備えている。
また、本発明に係る多基板ブロック式パッケージの製造方法は、
能動面および非能動面を有し、能動面が複数の機能ブロックに区分され、該機能ブロックのそれぞれに第１の電気的接続部が形成されているチップと、表面に複数のボンディングパッドを有し、該表面の少なくとも一つの側辺に第２の電気的接続部が形成されている複数の基板とを提供する工程と、
各基板をそれに対応した該チップの該機能ブロックのそれぞれに接着させる工程と、
該第１および第２の電気的接続部をボンディングワイヤによって電気的に接続させる工程と、
該チップに該基板のボンディングワイヤのそれぞれを被覆する封止樹脂層が形成され、該封止樹脂層に該ボンディングパッドの表面を露出させるための開口が形成されている工程と、を備えている。
また、本発明では、さらに、該ボンディングパッドの上において導電素子として半田リフローされた導電材料を備えている。また、本発明の複数の基板は、基板ストリップに統合されてもよい。該基板ストリップには複数の開口が形成され、該開口において該基板ストリップに接続された複数の基板が設けられ、封止樹脂が形成された後、該基板が接着されたチップを該基板ストリップから互いに分離させる。
また、本発明の他の実施形態では、さらに、該基板と該チップとの間にサブチップがあり、該サブチップは該基板に電気的に接続され、該サブチップは能動面および非能動面を有し、能動面は第３の電気的接続部を有し、該第３の電気的接続部と該基板の第２の電気的接続部との間にボンディングワイヤが接続され、該サブチップの該非能動面は該チップの能動面に接着した接着層を有しており、該基板は接着面を有し、該接着面は該基板を該サブチップの能動面に接着させるための接着層を有している。
該第１の電気的接続部は、該機能ブロックのそれぞれ一つの側辺、対向した２つの側辺および３つの側辺のいずれかにあり、スペースが十分であれば、該機能ブロックの４つの側辺にあってもよい。該基板の面積は該機能ブロックより大きいか小さい。
従って、本発明に係る多基板ブロック式パッケージ及びその製造方法によれば、システム封止技術を利用し、チップの能動面に複数の機能ブロックを設け、該機能ブロックのそれぞれに第１の電気的接続部及びそれに電気的に接続された基板を有し、これにより単一のチップに複数の機能ブロックが統合されているため、スループットの向上や従来のＳｉＰのパッケージ技術の複雑化の回避が図られるようになる。また、該チップの異なる機能ブロックに複数の基板が統合されことにより好ましい交換性、信頼性やパッケージ面積の縮小化が図られるとともに、該チップの非能動面が外部に露出されているため、パッケージの放熱性を十分向上させることが可能となる。
さらに、本発明では、チップを複数の機能ブロックに区分し、該機能ブロックのそれぞれがそれに対応する基板を有することにより、システム設計者は、該機能ブロックのそれぞれにおいてシステムの統合および回路の設計を行うことができ、さらに該パッケージを小さく、薄くなるように設計し、該設計によって機能ブロックのそれぞれに熱膨張を生じた場合に引きずり現象が発生することを回避することができるため、該ボンディングワイヤの完全性を維持することができる。
下記において特定の具体的な実施例により、本発明の実施方式を説明する。明細書に記載の内容は、この技術分野に精通した者なら簡単に本発明のその他の利点や効果が理解できる。
［第１の実施形態］
図２Ａ〜図２Ｇは、本発明に係る多基板ブロック式パッケージの製造方法の第１の実施形態を模式的に示したものである。
図２Ａに示すように、チップ４０は能動面４００および非能動面４０１を有し、図２Ｂに示すように、能動面４００は、複数の機能ブロック４００１に区分され、該機能ブロック４００１に独立した第１の電気的接続部４００２が形成され、該第１の電気的接続部４００２は、該機能ブロック４００１のそれぞれ一つの側辺、対向した２つの側辺および３つの側辺のいずれかにあるが、スペースが十分であれば、該第１の電気的接続部４００２が該機能ブロック４００１の４つの側辺に設けられてもよいことは言うまでもない。
図２Ｃに示すように、基板ストリップ３０に複数の開口３００が形成され、開口３００に基板ストリップ３０に接続された複数の基板３１が形成されている。さらに基板３１の断面を模式的に図２Ｄに示す。基板３１は、半田ボール形成面３１０および接着面３１１を有し、該半田ボール形成面３１０は、複数のボンディングパッド３１２を有し、該半田ボール形成面３１０が第１の電気的接続部４００２に対応した箇所に第２の電気的接続部３１３が形成され、接着面３１１に接着層３１４が形成されている。
図２Ｅに示すように、接着層３１４をチップ４０の能動面に接着させることにより、基板３１のそれぞれをそれに対応したチップ４０の機能ブロック４００１のそれぞれに接着する。また、基板ストリップを介さずに直接複数の基板をチップの能動面の機能ブロックに接着してもよい。
図２Ｆに示すように、基板３１およびチップ４０の第１および第２の電気的接続部３１３、４０２に対してワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）を行うことにより、第１および第２の電気的接続部３１３、４０２がボンディングワイヤ４１により相互に電気的に接続され、さらに封止モールド（ｍｏｌｄｉｎｇ）作業を行うことにより、基板３１の半田ボール形成面３１０およびチップ４０の能動面４００に封止樹脂層４２が形成され、封止樹脂層４２に、ボンディングパッド３１２の表面を露出させるための開口４２０が形成されるようにする。
図２Ｇに示すように、ボンディングパッド３１２の上および開口４２０の中に半田である導電材料４３が設けられ、半田リフロー作業が行われて導電素子が形成される。また、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）作業が行われ、基板３１が接着されたチップ４０を基板ストリップから互いに分離させる。
本発明に係る多基板ブロック式パッケージは、能動面４００および非能動面４０１を有し、該能動面４００が複数の機能ブロック４００１に区分され、該機能ブロック４００１のそれぞれが第１の電気的接続部４００２を有するチップ４０と、
該能動面４００に対応する機能ブロック４００１にそれぞれ設けられ、半田ボール形成面３１０および接着面３１１を有し、該半田ボール形成面３１０が複数のボンディングパッド３１２と該第１の電気的接続部４００２に対応する第２の電気的接続部３１３とを有する複数の基板３１と、
該第１および第２の電気的接続部４００２、３１３にそれぞれ電気的に接続される複数のボンディングワイヤ４１と、
該基板３１の半田ボール形成面３１０およびチップ４０の能動面４００に設けられ、該ボンディングパッド３１２の表面を露出させるための開口４２０を有する封止樹脂層４２と、
該ボンディングパッド３１２の上に設けられる導電材料４３と、を備えている。
導電材料４３は、例えば半田材料である。接着面３１１は、基板３１がチップ４０の能動面４００に接着されるために、接着層３１４を有している。
従って、本発明に係る多基板ブロック式パッケージ及びその製造方法によれば、システム封止技術を利用して、チップ４０の能動面４００に複数の機能ブロック４００１を設け、該機能ブロック４００１のそれぞれに第１の電気的接続部４００２及びそれに電気的に接続された基板３１を有し、これにより単一のチップに複数の機能ブロックが統合されているため、スループットの向上や従来のＳｉＰのパッケージ技術の複雑化の回避が図られるようになる。また、該チップ４０の異なる機能ブロック４００１に複数の基板３１が統合されことにより好ましい交換性、信頼性やパッケージ面積の縮小化が図られるとともに、該チップ４０の非能動面が外部に露出されているため、パッケージの放熱性を十分向上させることが可能となる。
さらに、チップ４０の機能ブロック４００１のそれぞれの作動により温度差の異なるワーク温度が生じる。これにより程度の異なる熱膨張が発生しても、基板３１が複数でしかも互いに接続していないため、基板３１のそれぞれが互いに干渉しあうことはない。従って、機能ブロック４００１のそれぞれにあるボンディングワイヤ４１は、熱膨張の差異および基板３１のずれにより、断線が生じることはなく、ボンディングワイヤ４１の完全性を維持することができる。
［第２の実施形態］
図３Ａ〜図３Ｃは、本発明に係る多基板ブロック式パッケージの第２の実施形態を模式的に示したものである。前記の実施形態と相違している点は、該チップが複数で、しかも重畳状であるところである。
図３Ａに示すように、チップ５０は、能動面５００および非能動面５０１（図３Ｂ参照）を有し、該能動面５００は複数の機能ブロック５００１に区分され、該機能ブロック５００１のそれぞれに第１の電気的接続部５００２が形成されている。
図３Ｂに示すように、サブチップ５１は、能動面５１０および非能動面５１１を有し、該能動面５１０に第３の電気的接続部５１３が形成され、前記のチップ５０の能動面５００に接着されるために、該能動面５１１に接着層５１２が形成されている。
図３Ｃに示すように、その後の製造工程は、前述の実施例と同様に、複数の基板５２は、それに対応するサブチップ５１上に積層され、該基板５２が半田ボール形成面５２０及び接着面５２１を有し、該半田ボール形成面５２０が複数のボンディングパッド５２４を有し、該半田ボール形成面５２０が該第１および第３の電気的接続部５００２、５１３に対向して第２の電気的接続部５２３を有し、該第２、第３および第１の電気的接続部５２３、５１３、５００２を複数のボンディングワイヤ５３によりそれぞれ電気的に接続させ、該基板５２、該能動面５００、５１０および該ボンディングワイヤ５３のそれぞれに被覆され、該ボンディングパッド５２４の表面を露出させるための開口５４０を有する封止樹脂層５４を形成する。
本発明に係る多基板ブロック式パッケージは、
能動面５００および非能動面５０１を有し、該能動面５００が複数の機能ブロック５００１に区分され、該機能ブロック５００１のそれぞれが第１の電気的接続部５００２を有するダイ５０と、
該ダイ５０の能動面５００のブロック５００１のそれぞれに積層され、能動面５１０および非能動面５１１を有し、該能動面５１０が第３の電気的接続部５１３を有する複数のサブダイ５１と、
対応するサブダイ５１にそれぞれ積層され、半田ボール形成面５２０および接着面５２１を有し、該半田ボール形成面５２０が複数のボンディングパッド５２４を有し、該半田ボール形成面５２０が該第１および第３の電気的接続部５００２、５１３に対向して第２の電気的接続部５２３を有する複数の基板５２と、
該第２、第３および第１の電気的接続部５２３、５１３、５００２にそれぞれ電気的に接続される複数のボンディングワイヤ５３と、
該基板５２、該能動面５００、５１０および該ボンディングワイヤ５３のそれぞれに被覆され、該ボンディングパッド５２４の表面を露出させるための開口５４０を有する封止樹脂層５４と、
該ボンディングパッド５２４および開口５４０に設けられた導電素子５５と、を備えている。
該サブチップ５１の非能動面５１１は、サブチップ５１が該チップ５０の能動面５００に接着されるために、接着層５１２を有している。該基板５２の接着面５２１は、該基板５２が該サブチップ５１の能動面５１０に接着されるために、接着層５２２を有している。
［第３の実施形態］
図４は、本発明に係る多基板ブロック式パッケージの第３の実施形態を模式的に示したものである。前述の実施例と相違している点は、上述の第１及び第２の実施例に記載の基板面積がいずれも機能ブロックのそれぞれより小さいが、本実施例において使用された基板サイズがチップ機能ブロックサイズより大きくてもよいところである。
図に示すように、基板６１の面積は、該チップ６０の能動面６００の機能ブロック６０００の面積より大きく、該機能ブロック６０００のそれぞれの第１の電気的接続領域６００１が該半田ボール形成面６１０の第２の電気的接続領域６１０１に電気的に接続され、該ボンディングパッド６１００に導電材料が設けられる方法およびその構造は、上記の第１および第２の実施形態と同様であるため、ここでは詳しい説明を省略する。
上記のように、チップ４０、５０、６０の能動面４００、５００、６００は、複数の機能ブロック４００１、５００１、６０００を有し、該機能ブロック４００１、５００１、６０００のそれぞれは、それらに対応する基板３１、５２、６１を有し、該基板３１、５２、６１の面積は該機能ブロック４００１、５００１、６０００より小さいか大きいため、該チップ４０、５０、６０の回路設計は該基板３１、５２、６１のサイズや位置等に制限されることはなく、従って、チップ４０、５０、６０の機能ブロック４００１、５００１、６０００の設計は、システム設計者が統合的に設計することを可能にし、この設計によって該チップ４０、５０、６０を小さく、薄くなるように設計することもできる。さらに該パッケージも小さく、薄くなり、しかも複数の基板３１、５２、６１および該機能ブロック４００１、５００１、６０００は、引きずり現象を起こさず、該ボンディングワイヤ４１、５３の完全性を維持することができる。
以上、これらの実施形態は本発明の原理および効果・機能を例示的に説明するものであり、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、下記の特許請求の範囲に定義される。本発明は、この技術分野に精通した者により特許請求の範囲を脱しない範囲で色々な修飾や変更をすることが可能であり、そうした修飾や変更は本発明の技術範囲に入るものである。
従来のボールグリッドアレイ半導体パッケージを模式的に示したブロック図である。 本発明に係る多基板ブロック式パッケージの第１の実施形態を模式的に示したブロック図である。 本発明に係る多基板ブロック式パッケージの第２の実施形態を模式的に示したブロック図である。 本発明に係る多基板ブロック式パッケージの第３の実施形態を模式的に示したブロック図である。
符号の説明
１０、４０、５０、６０ チップ
１００、４００、５００、６００ 能動面
１０１、４０１、５０１ 非能動面
１０２、４００２、６００１ 第１の電気的接続部
２０、３０ 基板ストリップ
２１、３１、５２ 基板
２１０、３１０、５２０ 半田ボール形成面
２１１、３１１、５２１ 接着面
２１２、３１３、５２３、６１０１ 第２の電気的接続部
２１３、３１２、５２４、６１００ ボンディングパッド
２１４、３１４、５２２ 接着層
２２、４１、５３ ボンディングワイヤ
２３、４２、５４ 封止樹脂層
２３０、４２０、５４０ 開口
２４、４３’、５５ 導電素子
３００ 開口
４００１、５００１、６０００ 機能ブロック
４３ 導電材料
５１ サブチップ
５００２ 第３の電気的接続部
５１０ 能動面
５１１ 非能動面

Claims (21)

  1. 能動面および非能動面を有し、前記能動面が複数の機能ブロックに区分され、前記機能ブロックのそれぞれが独立した第１の電気的接続部を有するチップと、
    前記能動面に対応する機能ブロックにそれぞれ設けられ、複数のボンディングパッドと前記第１の電気的接続部に対向する第２の電気的接続部とを有する複数の基板と、
    対向した第１および第２の電気的接続部にそれぞれ電気的に接続されている複数のボンディングワイヤと、
    前記能動面、前記基板および前記ボンディングワイヤを被覆し、それに対応してボンディングパッドを露出させるための開口を有する封止樹脂層と
    を備えていることを特徴とする多基板ブロック式パッケージ。
  2. 前記ボンディングパッドの上に形成された導電材料をさらに備えていることを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  3. 前記導電材料が、半田リフローにより導電素子として形成されていることを特徴とする請求項２に記載の多基板ブロック式パッケージ。
  4. 前記基板および前記チップの能動面に接着するための接着層をさらに備えていることを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  5. 前記基板が、ボンディングパッドを有し、第２の電気的接続部の表面が半田ボール形成面であることを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  6. 前記基板と前記チップとの間にはサブチップがあり、前記サブチップが前記基板に電気的に接続されていることを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  7. 前記サブチップが能動面を有し、前記能動面が第３の電気的接続部を有し、前記第３の電気的接続部と前記基板の第２の電気的接続部との間にボンディングワイヤが接続されていることを特徴とする請求項６に記載の多基板ブロック式パッケージ。
  8. 前記サブチップが、非能動面を有し、前記非能動面が前記チップの能動面に接着した接着層を有し、前記基板が接着面を有し、前記接着面が前記基板を前記サブチップの能動面に接着させる接着層を有していることを特徴とする請求項７に記載の多基板ブロック式パッケージ。
  9. 前記基板の面積が、前記機能ブロックより小さいことを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  10. 前記基板の面積が、前記機能ブロックより大きいことを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  11. 前記第１の電気的接続部が、前記機能ブロックのそれぞれ一つの側辺、対向した２つの側辺、３つの側辺及び４つの側辺のいずれかにあることを特徴とする請求項１に記載の多基板ブロック式パッケージ。
  12. 能動面および非能動面を有し、前記能動面が複数の機能ブロックに区分され、前記機能ブロックのそれぞれに第１の電気的接続部が形成されているチップと、表面に複数のボンディングパッドを有し、前記表面の少なくとも一つの側辺に第２の電気的接続部が形成されている複数の基板とを提供する工程と、
    各基板をそれに対応した前記チップの前記機能ブロックのそれぞれに接着させる工程と、
    前記第１および第２の電気的接続部をボンディングワイヤによって電気的に接続させる工程と、
    前記チップ上に前記基板および前記ボンディングワイヤを被覆する封止樹脂層が形成され、前記封止樹脂層に前記ボンディングパッドの表面を露出させるための開口が形成されている工程と
    を備えていることを特徴とする多基板ブロック式パッケージの製造方法。
  13. 前記ボンディングパッドの上に導電材料を形成する工程をさらに備えていることを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  14. 前記導電材料が、半田リフローにより導電素子として形成されていることを特徴とする請求項１３に記載の多基板ブロック式パッケージの製造方法。
  15. それらの基板が基板ストリップ上に統合され、複数の基板が開口に設けられ前記基板ストリップに接続されるために、前記基板ストリップに複数の開口が形成されていることを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  16. 前記基板が接着されたチップを前記基板ストリップから互いに分離させることを特徴とする請求項１５に記載の多基板ブロック式パッケージの製造方法。
  17. 前記基板および前記チップの能動面に接着するための接着層をさらに備えていることを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  18. 前記基板と前記チップとの間にはサブチップが設けられ、前記サブチップが前記基板に電気的に接続されていることを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  19. 前記基板の面積が、前記機能ブロックより小さいことを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  20. 前記基板の面積が、前記機能ブロックより大きいことを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。
  21. 前記第１の電気的接続部が、前記機能ブロックのそれぞれ一つの側辺、対向した２つの側辺、３つの側辺及び４つの側辺のいずれかにあることを特徴とする請求項１２に記載の多基板ブロック式パッケージの製造方法。




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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
KR101665794B1 (ko) 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
CN107611099B (zh) * 2016-07-12 2020-03-24 晟碟信息科技（上海）有限公司 包括多个半导体裸芯的扇出半导体装置
US20180114786A1 (en) * 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
IT201700055921A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Dispositivo a semiconduttore, circuito e procedimento corrispondenti

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855875A (ja) * 1994-08-17 1996-02-27 Hitachi Ltd 半導体装置
JP2002026179A (ja) * 2000-07-04 2002-01-25 Nec Kyushu Ltd 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586242A (en) * 1982-05-24 1986-05-06 At&T Bell Laboratories Operations on a semiconductor integrated circuit having two kinds of buffers
KR100195292B1 (ko) * 1996-05-08 1999-06-15 윤종용 다층의 마스크를 이용한 스크린 프린트에 의한 금속범프제조방법
US6064219A (en) * 1997-02-05 2000-05-16 Tektronix, Inc. Modular test chip for multi chip module
JP3201353B2 (ja) * 1998-08-04 2001-08-20 日本電気株式会社 半導体装置とその製造方法
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
KR100690247B1 (ko) * 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법
TWI330884B (en) * 2007-01-08 2010-09-21 Chipmos Technologies Inc Chip package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855875A (ja) * 1994-08-17 1996-02-27 Hitachi Ltd 半導体装置
JP2002026179A (ja) * 2000-07-04 2002-01-25 Nec Kyushu Ltd 半導体装置およびその製造方法

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