JP5431638B2

JP5431638B2 - 半導体集積回路

Info

Publication number: JP5431638B2
Application number: JP2006292089A
Authority: JP
Inventors: 暢熊野
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-10-27
Filing date: 2006-10-27
Publication date: 2014-03-05
Anticipated expiration: 2026-10-27
Also published as: US20080099874A1; JP2008109000A

Description

本発明は、半導体集積回路に関し、特に基板に素子分離用絶縁膜を設けた半導体集積回路に関する。

近年、高精細画像を表示できる液晶ディスプレイ、プラズマディスプレイなどのフラットパネルディスプレイ(FPD: Flat Panel Display)が急速に普及してきた。ＦＰＤのさらなる高精細化、高輝度化のニーズに対し、ドライバアプリケーションとして用いられるスキャンドライバやデータドライバには、データ転送速度が速く、高耐圧性能を有する半導体装置が要求される。

このようなデバイスの製造では一般に、基板に素子分離用絶縁膜を形成することにより、ひとつのチップに複数個の素子を搭載した集積回路を形成する。素子分離の技術のひとつにＤＴＩ（Deep Trench Isolation）法がある。ＤＴＩ法では例えば、ＳＯＩ（Silicon on Insulator）基板の活性領域Ｓｉに、分離したい領域の外周に沿って深い溝を形成した後、溝の内壁にＳｉ酸化膜を形成し、さらにはＰｏｌｙ−Ｓｉなどを埋め込んでから表面を平坦化することによって素子分離用絶縁膜を形成する。このＳｉ酸化膜やＰｏｌｙ−Ｓｉによって電気的に分離されたＳｉ領域のそれぞれにトランジスタ等の素子を形成していく。

ＤＴＩ法においてはＲＩＥ（Reactive Ion Etching）などの異方性エッチングによって幅１〜３μｍ程度、深さ５〜３０μｍ程度の溝を形成する。素子の配置などにより溝の幅や溝の総面積を可変とすると、チップ内でエッチングの速度が均一でなくなり、結果としてエッチング後の溝の深さがばらついてしまう場合がある。このとき、溝がＳＯＩ基板の絶縁層に到達していなければ、Ｓｉ領域は絶縁分離された状態にならない。また溝の幅に依存して、埋め込みに必要なＰｏｌｙ−Ｓｉの量が異なるため、均一に平坦化ができなかったり溝の中心に凹みが生じたりする場合もある。

このような問題を解決するために、１つずつ閉じたパターンを有する均一な幅の溝で各Ｓｉ領域を囲み、他のＳｉ領域と素子分離用絶縁膜を共有しないようにしたり、溝の交差部分の角をとった斜めパターンを形成し、当該交差部分にダミーのＳｉパターンを形成する技術が提案されている（例えば特許文献１参照）。

特開平５−６３０７３号公報

上記技術において、素子分離用絶縁膜をＳｉ領域同士で共有しない場合、必然的に溝と溝の間に空間が必要となりＳｉ領域同士の距離が離れるため、チップ面積が大きくなる。また溝の交差部分の角をとった斜めパターンとした場合、溝内部に形成する酸化膜を構成する酸素原子同士の斥力により、斜めパターンの端部に応力が集中する。これにより当該部分に結晶欠陥が発生したり、抵抗値など電気特性のばらつきが発生しやすくなる。このような場合、応力による不具合の影響が及ばない範囲に素子を搭載する必要があり、結果として各Ｓｉ領域の面積を大きくしなければならず、チップ面積が大きくなる。また、溝の幅に対して斜めパターンの配置、ダミーのＳｉパターンの大きさおよび配置などを算出しなければならず、設計が容易でない。

本発明はこうした課題に鑑みてなされたものであり、その目的は、チップ面積が小さく設計が容易な半導体集積回路の提供にある。

本発明のある態様は半導体集積回路に関する。この半導体集積回路は、溝に所定の材料を埋め込んだ埋め込みラインを備えた層を含む半導体集積回路であって、埋め込みラインは所定の幅を有するとともにそのパターンは互いに交わる部分を含み、交わる部分における埋め込みラインは、一の埋め込みラインを２方向に分岐せしめる、曲線部分および折れ線部分の少なくともいずれかを含むことを特徴とする。

なお、以上の構成要素の任意の組合せ、本発明の表現を製造方法、半導体基板などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、素子分離用絶縁膜を含む半導体集積回路を、チップ面積を縮小しつつ安定的かつ容易に製造することができる。

図１は本実施の形態においてＤＴＩ法によりＳＯＩ基板に素子分離用絶縁膜を形成した際の１つのチップパターンおよび一点鎖線Ａ−Ａ’における断面を示している。チップパターン１００は、素子分離用絶縁膜１２とそれに分離された複数のＳｉ領域１０を含む。なお図１に示すチップパターンは例示であり、所望の素子配置により様々な場合があることは当業者の理解するところである。

チップパターン１００の断面図に示すように、素子分離用絶縁膜１２は、Ｓｉ層２０、絶縁層２２、および活性領域Ｓｉ層２４を積層したＳＯＩ基板に形成した溝の内壁にＳｉＯ_２膜２６を形成し、さらに当該溝をＰｏｌｙ−Ｓｉ２８で埋め込むことによって形成される。これによりＳｉ領域１０は底面を絶縁層２２に、側面を素子分離用絶縁膜１２で囲まれた状態となる。このＳｉ領域１０にトランジスタ等の素子を形成していくことにより、他のＳｉ領域１０からの影響を受けずに各素子を動作させることができる。

ところが同じチップ内で素子分離用絶縁膜１２の幅に大小があると、以下のような不具合が発生しやすい。すなわち、幅が狭い箇所はアスペクト比の高い溝を形成する必要があり、幅の広い箇所に比べて溝の底部が絶縁層２２へ到達しにくくなる。その結果、Ｓｉ領域１０が完全には絶縁されていない状態が発生しやすい。一方、幅が広い箇所は、Ｐｏｌｙ−Ｓｉ２８により十分な埋め込みがなされず、素子分離用絶縁膜１２の上部に凹みが生じ、上層の形成に影響を及ぼす可能性がある。このような特徴が、素子分離用絶縁膜１２を形成する工程において許容される加工寸法のマージン、ひいてはプロセスウィンドウを狭める結果となっていた。

そこで本実施の形態においては、素子分離用絶縁膜１２の幅をチップパターン１００内で同一とする。ここで同一とは一般的に発現する加工誤差を含んでよい。素子分離用絶縁膜１２の幅を同一とするため、素子分離用絶縁膜１２が十字形状に交差する部分１４、およびＴ字形状に交差する部分１６においては、図示するように、素子分離用絶縁膜１２が２方向に分岐する曲線部分を設ける。その結果、交差部分の中央に微小Ｓｉ領域３０が残った状態となる。あるいは隣接するＳｉ領域１０がない場合は、Ｔ字形状に交差する部分１８に示すように、分岐する曲線のみの形状とする。設計段階で素子分離用絶縁膜１２の幅を同一とすることにより、加工寸法の許容マージンが増加し、プロセスウィンドウが広がる。

なお素子分離用絶縁膜１２が２方向に分岐する部分は、曲線に限らず、折れ線でもよく、曲線および折れ線の双方を含んでいてもよい。例えば当該部分に２４角形程度以上の多角形の辺の一部を適用して設計を行った場合、溝形成時の加工精度によって略曲線となる形状が得られる。曲線部分は実際にはそのように形成してもよい。また多角形の辺の形状が残っている場合においても曲線の場合と同様の効果を得ることができる。以下の説明ではそのような態様も含め、曲線として説明する。

本実施の形態ではさらに、Ｓｉ領域１０を、四辺をなす直線と四隅をなす円弧とからなる形状とする。さらに隣接するＳｉ領域１０は素子分離用絶縁膜１２を共有し、ひとつの素子分離用絶縁膜１２で分離する。このようなパターンとすることにより、次に述べる２つの理由によりチップ面積を縮小することができる。

まず、Ｓｉ領域１０を角のない形状とすることにより、素子分離用絶縁膜１２のＳｉＯ_２膜２６形成時に発生する、酸素原子同士の斥力による応力を分散させることができる。これにより、局所的な応力の発生がもたらす様々な問題、すなわち結晶欠陥の発生、キャリアの移動度の変動による抵抗値のばらつき、リークの増大、耐圧の低下などが発生しにくくなり、素子を素子分離用絶縁膜１２の比較的近傍に形成しても悪影響を受けにくくなる。そのため素子分離用絶縁膜１２と素子との間隔を狭めることができ、無駄な領域を削減することができる。

また隣接するＳｉ領域１０の間に素子分離用絶縁膜１２が１つのみ形成されるため、Ｓｉ領域１０の各外周に別個に素子分離用絶縁膜１２を形成する場合と比較すると、素子分離用絶縁膜１２のための面積および隣接する素子分離用絶縁膜１２の間の領域の面積を削減することができる。

加えてＳｉ領域１０を角のない形状とすることにより、Ｓｉ領域１０内に形成されるトランジスタと素子分離用絶縁膜１２との距離を効率よく確保することができる。このことは上述のチップ面積の縮小に対しても効果を発揮するが、さらに、トランジスタに高い電圧をかけてもＳｉの絶縁破壊電界強度を超えないようにするために必要な距離を効率よく稼ぐことができる。結果としてチップ面積を増大させずに高耐圧のデバイスを製造することが可能となる。

次にチップパターン１００を設計する際のルールについて説明する。図２は素子分離用絶縁膜１２が十字形状に交差する部分１４を拡大した図である。上述のとおり素子分離用絶縁膜１２は同一の幅を有するため、交差する部分１４の中央部には微小Ｓｉ領域３０が残った状態となる。ここで素子分離用絶縁膜１２の幅をａ、Ｓｉ領域１０の４隅をなす円周の一部の曲率半径をｒとすると、ｒ＞０．７ａとなるように幅ａおよび曲率半径ｒを決定する。このようなルールのもとであれば、幅ａをいかに設定しても微小Ｓｉ領域３０が形成され、十字形状に交差する部分１４においても常に幅が一定の素子分離用絶縁膜１２を形成することができる。

図３は素子分離用絶縁膜１２がＴ字形状に交差する部分１６を拡大した図である。この場合も十字形状に交差する部分１４と同様、中央部には微小Ｓｉ領域３０が残っている。この場合はｒ＞１．５ａとなるように幅ａおよび曲率半径ｒを決定する。チップ端など微小Ｓｉ領域３０を形成せず外周を内周に沿わせた形状を有するＴ字形状に交差する部分１８についても同じルールで幅ａおよび曲率半径ｒを決定する。この場合も十字形状に交差する部分１４と同様、曲率半径ｒをこのようなルールで決定することにより、幅ａをいかに設定しても常に幅が一定の素子分離用絶縁膜１２を形成することができる。

本実施の形態ではＳｉ領域１０を角のない形状とすることにより、素子分離用絶縁膜１２の幅ａに対して決定すべきパラメータを曲率半径ｒのみとすることができる。十字形状に交差する部分１４およびＴ字形状に交差する部分１６または１８の双方を含む配置とした場合は、Ｔ字形状におけるルールを優先させ、ｒ＞１．５ａとする。このようにしてルールに従いｒを決定するだけで、幅が均一な素子分離用絶縁膜１２のパターンを自動的にに得ることができるため、微小Ｓｉ領域３０の大きさや配置を計算する必要がなく、パターン設計が容易である。

次にチップパターン１００の製造方法について説明する。まず図４に示すように、Ｓｉ層２０、絶縁層２２、および活性領域Ｓｉ層２４をこの順で積層したＳＯＩ基板を用意する。次に図５に示すようにＲＩＥにより活性領域Ｓｉ層２４を絶縁層２２までエッチングすることにより溝３２を形成する。このときの溝の幅は例えば１．０〜３．０μｍ程度とする。

次に図６に示すように熱酸化またはＣＶＤ（Chemical Vapor Deposition）法により溝３２の内壁等にＳｉＯ_２膜２６を０．４〜０．６μｍ程度形成する。そして図７に示すようにＣＶＤ法によりＰｏｌｙ−Ｓｉ２８を気相成長させ溝３２の内部を埋め込んだ後、図８に示すようにエッチバックを施して活性領域Ｓｉ層２４の上面を平坦化する。

以上のようにしてチップパターン１００を形成したとき、Ｓｉ領域ごとに個別の素子分離用絶縁膜を形成したパターンと比較すると、同一の構成を有するスキャンドライバで約５〜１０％、チップ面積を縮小することができた。

以上述べたように本実施の形態によれば、素子分離用絶縁膜を角のないパターンとし、隣接するＳｉ領域で１つの素子分離用絶縁膜を共有する。これにより素子分離用絶縁膜の形成時に発生する応力を分散させて活性領域Ｓｉの電気特性を均一化し、素子と素子分離用絶縁膜との距離を狭めるとともに、隣接するＳｉ領域の間隔を狭くすることができ、結果としてチップ面積を顕著に縮小することができる。また素子分離用絶縁膜のパターンの大きさを狭めても素子分離用絶縁膜に角を含むパターンより効率的に素子との距離を確保することができるため、Ｓｉの絶縁破壊に至ることなくトランジスタに高電圧を印加することができ、チップ面積を抑えつつ高耐圧の半導体装置が実現できる。

さらに素子分離用絶縁膜の幅に対して所定のルールに従い４隅を構成する曲線の曲率半径を決定するだけで、チップ内のいかなる場所でも同一の幅を有する素子分離用絶縁膜パターンを得ることができる。素子分離用絶縁膜の幅によって、Ｓｉ領域が絶縁されなかったり、Ｐｏｌｙ−Ｓｉの埋め込み不足により上面が平坦にならなかったりする可能性があるが、設計段階で幅を同一とすることによりプロセスウィンドウを広くすることができる。結果として、プロセスウィンドウの広いパターン設計を容易に行うことができる。

以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば本実施の形態では素子分離用絶縁膜のパターンについて説明したが、同様の態様を配線パターンに適用することができる。配線においてもアスペクト比の高低によってエッチング速度がばらついたり配線材料の埋め込みが不十分となる場合がある。配線形状によっては本実施の形態と同様のルールに基づくパターンとすることにより、プロセスウィンドウを広げることが可能である。

また本実施の形態ではＳＯＩ基板を用いて、Ｓｉ領域の底面を絶縁層としたが、絶縁層に代わりＰ型やＮ型の埋め込み層を含む構成とすることもできる。この場合も、容易な設計手順でチップ面積の縮小、プロセスウィンドウの拡大など、本実施の形態と同様の効果を得ることができる。

本実施の形態においてＤＴＩ法によりＳＯＩ基板に素子分離用絶縁膜を形成した際の１つのチップパターンおよび断面を示す図である。本実施の形態のチップパターンにおいて素子分離用絶縁膜が十字形状に交差する部分を拡大した図である。本実施の形態のチップパターンにおいて素子分離用絶縁膜がＴ字形状に交差する部分を拡大した図である。本実施の形態におけるチップパターンの製造方法を説明する図である。本実施の形態におけるチップパターンの製造方法を説明する図である。本実施の形態におけるチップパターンの製造方法を説明する図である。本実施の形態におけるチップパターンの製造方法を説明する図である。本実施の形態におけるチップパターンの製造方法を説明する図である。

符号の説明

１０Ｓｉ領域、１２素子分離用絶縁膜、２０Ｓｉ層、２２絶縁層、２４活性領域Ｓｉ層、２６ＳｉＯ_２膜、２８Ｐｏｌｙ−Ｓｉ、３０微小Ｓｉ領域、１００チップパターン。

Claims

溝に所定の材料を埋め込んだ埋め込みラインを備えた層を含む半導体集積回路であって、
前記埋め込みラインは均一の幅を有するとともにそのパターンは互いに交わる部分を含み、
前記交わる部分における前記埋め込みラインは、一の埋め込みラインを２方向に分岐せしめる、円弧形状の曲線部分を含み、
前記埋め込みラインのパターンに、第１の直線と、それに垂直な第２の直線を前記円弧形状の２つの曲線により互いに逆方向に分岐させ前記第１の直線に双方向で合流させたパターンで構成されるＴ字状に交わる部分を含むとき、全ての前記交わる部分における前記曲線部分の内側の円弧は、前記埋め込みラインの幅をａとしたとき、
ｒ＞１．５ａ
なる条件を満たす曲率半径ｒを有し、前記埋め込みラインは前記曲線部分においても均一の幅ａを有することを特徴とする半導体集積回路。
前記交わる部分における前記埋め込みラインのパターンが、前記Ｔ字状に交わる部分を含まず、十字状に交わる部分のみを含むとき、全ての前記交わる部分における前記曲線部分の内側の円弧は、
ｒ＞０．７ａ
なる条件を満たす曲率半径ｒを有することを特徴とする請求項１に記載の半導体集積回路。
前記埋め込みラインのパターンは、直線を前記円弧形状の２つの曲線により互いに逆方向に分岐させたパターンのみからなる、前記Ｔ字状に交わる部分と異なる形状でＴ字状に交わる部分を含み、前記埋め込みラインのパターンに、さらに前記第１の直線を含むパターンで構成される前記Ｔ字状に交わる部分が含まれるとき、前記異なる形状でＴ字状に交わる部分における曲線部分の内側の円弧の曲率半径ｒも、
ｒ＞１．５ａ
なる条件を満たすことを特徴とする請求項１または２に記載の半導体集積回路。
前記埋め込みラインは基板を所定の領域ごとに絶縁分離する素子分離用絶縁膜で構成され、隣り合う前記領域が一の素子分離用絶縁膜で絶縁分離されたことを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
前記領域は四隅が曲線をなす前記埋め込みラインで囲まれていることを特徴とする請求項４に記載の半導体集積回路。
前記交わる部分における前記埋め込みラインが折れ線部分を含むとき、前記折れ線部分は、２４角形以上の多角形の辺の一部であることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。