CN101626018A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件(100)，其中，用于对于其特别需要精确性并且应当被避免接收来自构成所述半导体器件(100)的元件之中的封装件的应力的元件的元件区(3)被缓冲区(8)围绕用于松弛应力，从而抑制封装过程中所产生的拉应力或压应力的影响，由此减小封装过程之前和之后的特性变化。

Description

半导体器件
技术领域
本发明涉及能够抑制半导体器件的封装件过程中引起的特性变化的半导体器件。
背景技术
相关技术说明
在晶圆上形成的半导体器件通过切割成片(dicing)工艺来切割并且分为芯片，以便装配到封装件中。在通过由树脂和热处理的密封的封装过程中，应力从封装件施加到半导体芯片，从而引起在半导体器件的封装装配之后测量其特性的半导体器件的翘曲。由于该翘曲，半导体器件的测量特性可偏离在晶圆上测量的半导体器件的电特性。对于用于松弛应力的方法，至今已经提出包括在划线区形成沟槽、由此松弛晶圆形式中的应力的方法，如JP 2003-332270A中所述。
但是，在如上所述的这种方法中，应力松弛的效果仅在晶圆形式中获得，并且切割成片工艺之后在芯片形式中无法预计应力松弛一直是一个问题。
发明内容
本发明的一个目的是提供一种半导体器件，它能够松弛封装过程中引起的半导体芯片上的应力，并且在封装过程之前和之后具有很小的特性变化。
为了解决上述问题，本发明采用以下方法。
根据本发明，提供一种半导体器件，它包括：元件区，它被避免接收应力，并且在半导体衬底上形成；缓冲区，设置在被避免接收应力的元件区周围；以及半导体元件形成区，设置在缓冲区周围。
提供半导体器件，其中，被避免接收应力的元件区设置在大致半导体衬底的中央。
提供半导体器件，其中：缓冲区包括沟槽以及嵌入沟槽的填充物和被沟槽围绕的空穴其中之一；以及沟槽具有比被避免接收应力的元件区的深度更大的以及比半导体元件形成区的深度更大的深度。
提供半导体器件，其中填充物包括具有比半导体衬底的杨氏模量更低的杨氏模量的材料。
晶圆上形成的半导体器件的特性与封装件中装配的半导体器件的特性之间的差异由下列原因引起。在封装过程中用于密封半导体芯片的树脂在后续热处理期间经受热膨胀或者热收缩，由此拉应力或压应力施加到半导体芯片，对元件增加附加电阻、如压电电阻。根据本发明，在对于电路特别需要其精确性的元件周围形成缓冲区，由此缓冲区吸收来自封装件的应力，从而准许抑制封装过程之前和之后的半导体器件的特性变化。
附图说明
附图包括：
图1是示出根据本发明的第一实施例的半导体器件的平面图；
图2是示出沿图1的线条A-A截取的半导体器件的截面图；
图3是示出根据本发明的第二实施例的半导体器件的平面图；
图4是示出根据本发明的第三实施例的半导体器件的截面图；
图5是示出根据本发明的第四实施例、在沟槽的宽度设置为10至30μm的情况下的半导体器件的截面图；以及
图6是示出根据本发明的第四实施例、在沟槽的宽度设置为30至100μm的情况下的半导体器件的截面图。
具体实施方式
下面参照附图，描述用于实施本发明的优选模式。
(第一实施例)
图1是示出根据本发明的第一实施例的半导体器件100的平面图。图1中，半导体器件100包括：半导体元件形成区1，在特性方面应力对该元件形成区1引起极小影响；划线区2；元件区3，对于元件区3特别需要精确性，并且优选地在封装过程中避免它接收应力；以及缓冲区8，用于松弛应力。例如，电流反射镜电路是其中流经两个电流通路的电流通过利用相同量电流在成对P沟道MOS晶体管的每个中流动的事实而表现为彼此相等的电路。要求如上所述的这类成对晶体管具有彼此几乎没有不同的特性，因此它们理想地在优选地被避免接收应力的上述元件区3中形成。
根据本发明的第一实施例，设置成为两个划分区域，使得容易由应力而改变其特性的元件设置在优选地被避免接收应力的元件区3中，而很难由应力而改变其特性的元件设置在半导体元件形成区1中。另外，优选地被避免接收应力的元件区3设置在芯片的中央，缓冲区8围绕元件区3形成，以及半导体元件形成区1还围绕缓冲区8设置。这种设置的原因在于，当优选地被避免接收应力的元件区3设置在芯片的中央时，与其中元件区3设置在半导体器件100的周边的情况相比，应力的影响较小地影响元件区3。
图2是示出沿图1的线条A-A截取的半导体器件100的截面图。优选地被避免接收应力的元件区3以及半导体元件形成区1在半导体衬底10的表面上形成。缓冲区8设置在元件区3与半导体元件形成区1之间。缓冲区8包括从半导体衬底10的表面挖入其内部的沟槽5以及填充沟槽5的填充物4或者与沟槽5内部的空间对应的空穴9。具有低杨氏模量的填充物4占据沟槽5。硅的杨氏模量大约为110GPa。要嵌入沟槽5的材料期望为具有比硅更低的杨氏模量。因此，例如聚酰亚胺、环氧树脂、橡胶和硅树脂等弹性材料适合于该材料。应当注意，聚酰亚胺、环氧树脂和橡胶的杨氏模量分别为3至5GPa、2.6至3GPa和0.01至0.1GPa。
另外，沟槽5的深度理想地大于半导体元件形成区1和优选地被避免接收应力的元件区3的元件形成深度。可采用一种结构，其中，沟槽5延伸穿过半导体衬底10，以及优选地被避免接收应力的元件区3和周围的半导体元件形成区1经由沟槽5内部嵌入的填充物4相互接合。应当注意，在半导体器件100的最上表面上形成的薄膜是保护膜6，并且保护膜6理想地由与填充物4的情况相似的弹性材料制成。在优选地被避免接收应力的元件区3内形成的元件以及在周围的半导体元件形成区1中形成的元件通过互连(未示出)相互电连接。互连设置成以便横跨沟槽5内部嵌入的填充物4的表面。在其中沟槽5没有被嵌入填充物4、但具有如空穴9的空间的情况下，那些元件还可通过在保护膜6的后表面上形成互连而相互电连接。
通过上述结构，从封装过程中被覆盖的密封树脂施加到半导体器件的应力通过缓冲区8的变形来吸收。因此，抑制了半导体器件因应力而翘曲。因此，抑制设置在优选地被避免接收应力的元件区3中的元件的特性变化成为可能。
(第二实施例)
图3是示出根据本发明的第二实施例的半导体器件100的平面图。半导体器件100包括：半导体元件形成区1，用于甚至在应力下也没有引起问题的元件；划线区2；元件区3，用于对于其特别需要精确性并且优选地在封装过程中被避免接收应力的元件；缓冲区8，用于松弛应力；以及支承区7。
在第二实施例中，与第一实施例相似，优选地被避免接收应力的元件区3也设置在半导体器件100的中央，并且还通过缓冲区8与周围的半导体元件形成区隔离。但是，提供支承区7用于连接优选地被避免接收应力的元件区3和用于甚至在应力下也没有引起问题的元件的半导体元件形成区1。在支承区7中没有设置缓冲区8。在其中优选地被避免接收应力的元件区3被缓冲区8四周围绕的情况下，形成用于电连接优选地被避免接收应力的元件区3和用于甚至在应力下也没有引起问题的元件的半导体元件形成区1的互连，以便横跨缓冲区8。在这种状态下，当半导体器件100接收很大的应力而使得沟槽5在很大程度上膨胀或收缩时，存在的担心是在缓冲区8上形成的互连不能承受膨胀或压缩而断开连接。但是，在该第二实施例中，提供支承区7，以及用于连接元件区3和半导体元件城区1二者的互连落在支承区7上。因此，互连不受应力所引起的膨胀或收缩影响。该第二实施例的结构比第一实施例具有更高的可靠性。图3示出其中仅提供一个支承区7的示例，但是可使用其中提供多个支承区7的结构。
(第三实施例)
图4是示出根据本发明的第三实施例的半导体器件100的截面图。图4与图2的不同之处在于，填充物4留存于半导体衬底10的表面上。在这种情况下，半导体器件100包括支承区7，以及互连(未示出)设置在支承区7上。从这个实施例清楚地知道，填充物4可在形成保护膜6时嵌入沟槽5。
(第四实施例)
图5是示出根据本发明的第四实施例的半导体器件100的截面图。在沟槽5的宽度设置为大约10至30μm的情况下，沟槽5不需要用填充物4完全填充。沟槽5中的剩余空间可用保护膜6填充。备选地，在沟槽5的宽度设置为30至100μm的情况下，可使用如图6所示的这种结构，其中沟槽5的内壁表面由填充物4和保护膜6进行保护，以及具有圆柱形的空穴9设置在所产生的沟槽5内部。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
元件区，其被避免接收应力，并且设置在大致上所述半导体衬底的中央；
缓冲区，设置在所述元件区周围，并且包括沟槽和填充所述沟槽的填充物；以及
半导体元件形成区，设置在所述缓冲区周围，
其中，所述沟槽的深度大于被避免接收应力的所述元件区的深度并且大于所述半导体元件形成区的深度，以及
其中，所述填充物的杨氏模量低于所述半导体衬底的杨氏模量。
2.一种半导体器件，包括：
半导体衬底；
元件区，其被避免接收应力，并且设置在大致上所述半导体衬底的中央；
缓冲区，设置在所述元件区周围，并且包括沟槽和被所述沟槽围绕的空穴；以及
半导体元件形成区，设置在所述缓冲区周围，
其中，所述沟槽的深度大于被避免接收应力的所述元件区的深度并且大于所述半导体元件形成区的深度。
3.一种半导体器件，包括：
半导体衬底；
元件区，被避免接收应力，并且在所述半导体衬底上形成；
缓冲区，设置在所述元件区周围；以及
半导体元件形成区，设置在所述缓冲区周围。
4.如权利要求3所述的半导体器件，其中，被避免接收应力的所述元件区设置在大致上所述半导体衬底的中央。
5.如权利要求3所述的半导体器件，其中，所述缓冲区四周地围绕被避免接收应力的所述元件区。
6.如权利要求3所述的半导体器件，还包括：支承区，设置在所述缓冲区与被避免接收应力的所述元件区之间。
7.如权利要求6所述的半导体器件，还包括多个所述支承区。
8.如权利要求3所述的半导体器件，其中，所述缓冲区包括沟槽和嵌入所述沟槽的填充物。
9.如权利要求3所述的半导体器件，其中，所述缓冲区包括沟槽和被所述沟槽围绕的空穴。
10.如权利要求8所述的半导体器件，其中，所述沟槽的深度大于被避免接收应力的所述元件区的深度并且大于所述半导体元件形成区的深度。
11.如权利要求8所述的半导体器件，其中，所述沟槽延伸穿过所述半导体衬底。
12.如权利要求8所述的半导体器件，其中，所述填充物的杨氏模量低于所述半导体衬底的杨氏模量。
13.如权利要求8所述的半导体器件，其中，所述填充物包括其中包含聚酰亚胺、环氧树脂、橡胶和硅树脂中的任一种的材料。
14.如权利要求9所述的半导体器件，其中，所述沟槽的深度大于被避免接收应力的所述元件区的深度并且大于所述半导体元件形成区的深度。
15.如权利要求9所述的半导体器件，其中，所述沟槽延伸穿过所述半导体衬底。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515288A (zh) * 2012-06-14 2014-01-15 拉碧斯半导体株式会社 半导体装置及其制造方法
CN104051501A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 集成电路的支撑结构
CN107393875A (zh) * 2016-04-25 2017-11-24 英飞凌科技股份有限公司 制造半导体器件的方法
US9935046B1 (en) 2017-01-16 2018-04-03 Unimicron Technology Corp. Package device and manufacturing method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9632622B2 (en) * 2009-07-16 2017-04-25 Apple Inc. Ground detection for touch sensitive device
TWI513452B (zh) * 2011-08-08 2015-12-21 Univ Ching Yun 精神狀態監控及警示方法及其裝置
US10522452B2 (en) * 2011-10-18 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices including forming trenches in workpiece to separate adjacent packaging substrates
US9466666B2 (en) 2012-05-03 2016-10-11 Analog Devices Global Localized strain relief for an integrated circuit
US9640456B2 (en) * 2013-03-15 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Support structure for integrated circuitry
WO2015037166A1 (ja) * 2013-09-11 2015-03-19 パナソニックＩｐマネジメント株式会社 半導体装置
US9786609B2 (en) 2013-11-05 2017-10-10 Analog Devices Global Stress shield for integrated circuit package
US9887165B2 (en) 2014-12-10 2018-02-06 Stmicroelectronics S.R.L. IC with insulating trench and related methods
JP2020047727A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55123148A (en) * 1979-03-16 1980-09-22 Toshiba Corp Manufacturing method of semiconductor device
US6300223B1 (en) * 1996-12-12 2001-10-09 Winbond Electronics Corp. Method of forming die seal structures having substrate trenches
US6690074B1 (en) * 1999-12-10 2004-02-10 Fillfactory Radiation resistant semiconductor device structure
KR20070057576A (ko) * 2005-12-02 2007-06-07 주식회사 하이닉스반도체 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법
US7321099B2 (en) * 2004-04-09 2008-01-22 Fujitsu Limited Component mounting substrate and structure
JP2009032967A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654120A (en) * 1985-10-31 1987-03-31 International Business Machines Corporation Method of making a planar trench semiconductor structure
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
JPH0837230A (ja) * 1994-07-21 1996-02-06 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
DE19811604B4 (de) * 1997-03-18 2007-07-12 Kabushiki Kaisha Toshiba, Kawasaki Halbleitervorrichtung
KR100297737B1 (ko) * 1998-09-24 2001-11-01 윤종용 반도체소자의 트렌치 소자 분리 방법
JP2000183149A (ja) * 1998-12-10 2000-06-30 Sanyo Electric Co Ltd 半導体装置
JP4295927B2 (ja) * 2001-04-23 2009-07-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
JP2003158205A (ja) * 2001-11-26 2003-05-30 Hitachi Ltd 半導体装置及び製造方法
JP2003174082A (ja) * 2001-12-06 2003-06-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6939736B2 (en) * 2003-07-31 2005-09-06 Texas Instruments Incorporated Ideal operational amplifier layout techniques for reducing package stress and configurations therefor
JP5046529B2 (ja) * 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
JP4613852B2 (ja) * 2006-02-24 2011-01-19 ソニー株式会社 電子デバイス
KR101204663B1 (ko) * 2006-05-09 2012-11-26 에스케이하이닉스 주식회사 반도체소자의 리세스 게이트 전극 구조 및 그 형성방법
CN101516970B (zh) * 2006-09-21 2013-04-24 Jsr株式会社 有机硅树脂组合物和沟槽隔离的形成方法
JP5431638B2 (ja) * 2006-10-27 2014-03-05 ローム株式会社 半導体集積回路
JP5132928B2 (ja) * 2006-12-25 2013-01-30 パナソニック株式会社 半導体装置
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55123148A (en) * 1979-03-16 1980-09-22 Toshiba Corp Manufacturing method of semiconductor device
US6300223B1 (en) * 1996-12-12 2001-10-09 Winbond Electronics Corp. Method of forming die seal structures having substrate trenches
US6690074B1 (en) * 1999-12-10 2004-02-10 Fillfactory Radiation resistant semiconductor device structure
US7321099B2 (en) * 2004-04-09 2008-01-22 Fujitsu Limited Component mounting substrate and structure
KR20070057576A (ko) * 2005-12-02 2007-06-07 주식회사 하이닉스반도체 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법
JP2009032967A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515288A (zh) * 2012-06-14 2014-01-15 拉碧斯半导体株式会社 半导体装置及其制造方法
CN103515288B (zh) * 2012-06-14 2017-11-14 拉碧斯半导体株式会社 半导体装置及其制造方法
CN104051501A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 集成电路的支撑结构
CN104051501B (zh) * 2013-03-15 2017-03-01 台湾积体电路制造股份有限公司 集成电路的支撑结构
CN107393875A (zh) * 2016-04-25 2017-11-24 英飞凌科技股份有限公司 制造半导体器件的方法
US9935046B1 (en) 2017-01-16 2018-04-03 Unimicron Technology Corp. Package device and manufacturing method thereof

Also Published As

Publication number Publication date
JP5679626B2 (ja) 2015-03-04
CN101626018B (zh) 2014-05-07
KR101599901B1 (ko) 2016-03-04
TW201009907A (en) 2010-03-01
US20100001377A1 (en) 2010-01-07
US8933541B2 (en) 2015-01-13
KR20100005678A (ko) 2010-01-15
JP2010016296A (ja) 2010-01-21
TWI471922B (zh) 2015-02-01

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