TW201526001A - 半導體記憶裝置 - Google Patents

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Masanobu Shirakawa
Mizuho Yoshida
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Abstract

實施形態之半導體記憶裝置包含：第1至第3頁、第1至第3字元線、及對第1及第2記憶胞之閘極施加電壓之列解碼器。於資料之寫入時，對第1頁寫入資料，其後對第2頁寫入資料。列解碼器於編程驗證動作時對第1至第3記憶胞之閘極施加第1至第3驗證電壓。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知記憶胞呈三維地排列之NAND(Not AND，與非)型快閃記憶體。
本發明之實施形態提供一種可提昇動作可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置係以作為複數個記憶胞之集合之頁為單位寫入資料者。半導體記憶裝置包括：第1頁，其係複數個第1記憶胞之集合；第2頁，其係複數個第2記憶胞之集合；第3頁，其係複數個第3記憶胞之集合；及列解碼器，其對第1至第3記憶胞之閘極施加電壓。於資料之寫入時，對第1頁寫入資料，其後對第2頁寫入資料。資料之寫入動作包含編程動作及編程驗證動作。列解碼器於針對第1頁之編程驗證動作時，對第1記憶胞之閘極施加第1驗證電壓，於針對第2頁之編程驗證動作時，對第2記憶胞之閘極施加與第1驗證電壓不同之第2驗證電壓。於針對第3頁之編程驗證動作時，對第3記憶胞之閘極，施加與第1及第2驗證電壓不同之第3驗證電壓。第2驗證電壓為相對於第1驗證電壓偏移至少第1係數之值。第3驗證電壓係相對於第1驗證電壓偏移至少與第1係數不同之第2係數之值。
1‧‧‧記憶體系統
21、23a~23d、27a、27b‧‧‧導電層
22‧‧‧記憶體孔
25a‧‧‧區塊絕緣膜
25b‧‧‧電荷儲存層
25c、29a、26、30a、30b、32、45‧‧‧閘極絕緣膜
27a‧‧‧閘極電極
26、30、43-1~43-3、48‧‧‧半導體層
30a‧‧‧支柱
31‧‧‧源極線層
33‧‧‧位元線層
33、55、56‧‧‧金屬配線層
40‧‧‧半導體基板
41、42-1~42-4、45~47‧‧‧絕緣膜
44、44-1~44-4‧‧‧翅型積層構造
46‧‧‧電荷儲存層
47‧‧‧區塊絕緣膜
48‧‧‧控制閘極
50‧‧‧感測電路
50‧‧‧p型井區域
51‧‧‧感測放大器部
51‧‧‧n+型雜質擴散層
52‧‧‧閂鎖電路
52‧‧‧p+型雜質擴散層
53、54、BC1~BC6、SC‧‧‧接觸插頭
60~68、HN1e、HN1o、HN2e、HN2o、NMOS4~NMOS11‧‧‧n通道MOS電晶體
69‧‧‧p通道MOS電晶體
70‧‧‧電容元件
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧NAND串
120‧‧‧周邊電路部
121‧‧‧序列發生器
122‧‧‧電荷泵
123‧‧‧暫存器
124‧‧‧驅動器
200‧‧‧控制器
210‧‧‧主機介面
220‧‧‧內建記憶體
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面
430‧‧‧一級資料快取
431‧‧‧二級資料快取
433、433-1~433-3‧‧‧動態資料快取
434‧‧‧暫時資料快取
BG、BG0~BG2‧‧‧背閘極線
BIASe、BIASo、BLC、BLC2、BLCLAMP、BLCRL、BLS、BLSe、BLSo、BLPRE、BLQ、BLX、CLK、EQ2、HLL、LAT2、STB、SEN2、VPRE、XXL‧‧‧信號
BIASe、BIASo‧‧‧接地用電晶體
BL、BL0~BL(L-1)、BLe、BLo‧‧‧位元線
BLK0~BLK2‧‧‧區塊
BLSe‧‧‧偶數位元線用轉移閘極
BLSo‧‧‧奇數位元線用轉移閘極
BT‧‧‧背閘極電晶體
C1‧‧‧電容
CLI1、CLI2、CLI3、CLI4‧‧‧時控反相器
CPWELL‧‧‧井線
CSG‧‧‧行選擇閘極
D1‧‧‧第1方向
D2‧‧‧第2方向
D3‧‧‧第3方向
dMH‧‧‧直徑
EV、Vpvfy‧‧‧驗證電壓
GR、GR1~GR4、GR1-1~GR4-1、GR1-2~GR4-2‧‧‧串組
INV_S、LBUS、SCOM、SRCGND、SEN、SSRC、N2、GSL1、GSL2、SGD、SGD0~SGD3、SGS、SGS2~SGS3‧‧‧選擇閘極線
MH‧‧‧記憶體孔
MT、MT0~7‧‧‧記憶胞電晶體
MU、MU1、MU2‧‧‧記憶體單元
PG1~PG32‧‧‧頁位址
SL、SL1~SL3‧‧‧源極線
SSL1~SSL4‧‧‧控制信號線
ST、ST1、ST2‧‧‧選擇電晶體
SU、SU0~SU3‧‧‧串單元
SR、SR1~SR3‧‧‧NAND串
S/A&latch‧‧‧感測電路
TDC‧‧‧節點
Tinit、Vinit‧‧‧初始值
Tpvfy‧‧‧感測期間
t0~t14‧‧‧時刻
VBB、VDD、VPASS、VPGM、VREAD、VSG、VSGD、Vclamp_1、Vclamp2、Vclamp_3、Vclamp_n、Vsen、Vsg、Vclamp‧‧‧箝位電壓
Vshift_top、Vshift_mid、Vshift_bot‧‧‧電壓偏移量
Vss‧‧‧電壓
Vtblc、Vsen_th、Vth‧‧‧閾值
WL、WL0~WL7、WL(2m-2)~WL(2m+1)、WL(2m-6)~WL(2m-3)、WL(m-3)~WLm、WL(m+1)~WL(m+4)‧‧‧字元線
ZN、ZN1、ZN2、ZN((m+1)/4)‧‧‧區域
α、β‧‧‧感度係數
△t1、△t2、△V1、△V2‧‧‧偏移量
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之記憶胞陣列之電路圖。
圖4係第1實施形態之記憶胞陣列之剖面圖。
圖5係表示第1實施形態之記憶胞之閾值分佈之圖表。
圖6係第1實施形態之寫入動作之流程圖。
圖7係第1實施形態之寫入動作時之時序圖。
圖8係第1實施形態之區塊之剖面圖。
圖9係第1實施形態之偏移表(offset table)之概念圖。
圖10係表示第1實施形態之驗證位準之變化之時序圖。
圖11係表示記憶胞之閾值分佈之變化之圖表。
圖12係表示第1實施形態之記憶胞之閾值分佈之變化之圖表。
圖13係第2實施形態之區塊之剖面圖。
圖14係第2實施形態之偏移表之概念圖。
圖15係表示第2實施形態之驗證位準之變化之時序圖。
圖16係第2實施形態之區塊之剖面圖。
圖17係第2實施形態之偏移表之概念圖。
圖18係表示第2實施形態之驗證位準之變化之時序圖。
圖19係第2實施形態之區塊之剖面圖。
圖20係第2實施形態之偏移表之概念圖。
圖21係表示第2實施形態之驗證位準之變化之時序圖。
圖22係第2實施形態之區塊之剖面圖。
圖23係第2實施形態之偏移表之概念圖。
圖24係表示第2實施形態之驗證位準之變化之時序圖。
圖25係表示第3實施形態之字元線位址與感度係數之關係之圖表。
圖26係NAND串之剖面圖。
圖27係表示記憶胞之閾值分佈之變動之圖表。
圖28係第3實施形態之NAND串之剖面圖。
圖29係表示第3實施形態之字元線位址與感度係數之關係之圖表。
圖30係表示第3實施形態之字元線位址與感度係數之關係之圖表。
圖31係表示第3實施形態之字元線位址與感度係數之關係之圖表。
圖32係第4實施形態之感測電路之電路圖。
圖33係第4實施形態之寫入動作之流程圖。
圖34係第4實施形態之驗證時之時序圖。
圖35係第4實施形態之依照第1寫入方式之偏移表之概念圖。
圖36係第4實施形態之依照第2寫入方式之偏移表之概念圖。
圖37係第4實施形態之依照第3寫入方式之偏移表之概念圖。
圖38係第4實施形態之依照第4寫入方式之偏移表之概念圖。
圖39係第4實施形態之依照第5寫入方式之偏移表之概念圖。
圖40係第4實施形態之半導體記憶裝置之方塊圖。
圖41係第4實施形態之感測電路之電路圖。
圖42係第4實施形態之驗證時之各種信號之時序圖。
圖43係第4實施形態之驗證時之信號SEN及XXL之時序圖。
圖44係第5實施形態之半導體記憶裝置之剖面圖。
圖45係第5實施形態之區塊之電路圖。
圖46係表示第5實施形態之字元線位址與感度係數之關係之圖表。
圖47係第5實施形態之第1變化例之記憶胞陣列之剖面圖。
圖48係第5實施形態之第1變化例之記憶胞陣列之電路圖。
圖49係第5實施形態之第2變化例之記憶胞陣列之剖面圖。
圖50係表示第5實施形態之第2變化例之字元線位址與感度係數之關係之圖表。
圖51係第6實施形態之記憶胞陣列之電路圖。
圖52係第6實施形態之記憶胞陣列之立體圖。
圖53係第6實施形態之記憶胞陣列之俯視圖。
圖54係沿圖53中之54-54線之剖面圖。
圖55係沿圖53中之55-55線之剖面圖。
圖56係沿圖53中之56-56線之剖面圖。
圖57係第6實施形態之寫入動作之流程圖。
圖58係第6實施形態之驗證時之記憶胞陣列之電路圖。
圖59係第6實施形態之驗證時之各種信號之時序圖。
圖60係第6實施形態之記憶體單元之俯視圖。
圖61係第6實施形態之記憶體單元之俯視圖。
圖62係第6實施形態之記憶體單元之俯視圖。
圖63係第6實施形態之記憶體單元之俯視圖。
圖64係第7實施形態之記憶胞陣列之立體圖。
圖65係第7實施形態之記憶胞陣列之俯視圖。
圖66係沿圖65中之66-66線之剖面圖。
圖67係沿圖65中之67-67線之剖面圖。
以下，參照圖示對實施形態進行說明。於該說明時，對於所有圖中共通之部分標註共通之參照符號。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體 記憶裝置，列舉記憶胞於半導體基板之上方積層之三維積層型NAND型快閃記憶體為例而進行說明。
1.1關於構成
1.1.1關於記憶體系統之構成
首先，使用圖1對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。圖1係本實施形態之記憶體系統之方塊圖。
如圖所示，記憶體系統1包含NAND型快閃記憶體100及控制器200。控制器200與NAND型快閃記憶體100例如亦可藉由該等之組合而構成一個半導體裝置，作為其例可列舉如SDTM卡之記憶卡、或SSD(solid state drive，固態硬碟)等。
NAND型快閃記憶體100包含複數個記憶胞，且非揮發地記憶資料。NAND型快閃記憶體100之構成之詳細情況於下文敍述。
控制器200應答於來自外部之主機機器之命令，對NAND型快閃記憶體100命令讀出、寫入、抹除等。又，管理NAND型快閃記憶體100之記憶空間。
控制器200包含主機介面電路210、內建記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC(Error Checking and Correcting，錯誤校驗訂正)電路260。
主機介面電路210經由控制器匯流排而與主機機器連接，且負責與主機機器之通信。而且，將自主機機器接收之命令及資料分別傳送至CPU230及緩衝記憶體240。又，應答於CPU230之命令，將緩衝記憶體240內之資料傳送至主機機器。
NAND介面電路250經由NAND匯流排而與NAND型快閃記憶體1連接，且負責與NAND型快閃記憶體100之通信。而且，將自CPU230 接收之命令傳送至NAND型快閃記憶體100，又，於寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而，於讀出時，將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。
CPU230控制控制器200整體之動作。例如，於主機機器接收到寫入命令時，應答於此，發出基於NAND介面之寫入命令。讀出及抹除時亦相同。又，CPU230執行耗損平均(wear levelling)等用以管理NAND型快閃記憶體100之各種處理。進而，CPU230執行各種運算。例如，執行資料之加密處理或隨機化處理等。
ECC電路260執行資料之錯誤訂正(ECC：Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時基於寫入資料而產生校驗位(parity)，於讀出時自校驗位產生校正子而檢測錯誤，並訂正該錯誤。再者，亦可使CPU230具有ECC電路260之功能。
內建記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作CPU230之作業區域。而且，內建記憶體220保持用以管理NAND型快閃記憶體100之韌體(firmware)、或各種管理表格等。本實施形態之內建記憶體220保持偏移表。偏移表係表示下述資料之編程驗證時使用之驗證電壓之偏移的表格。關於偏移表，於下述1.3項中進行詳細說明。
1.1.2關於半導體記憶裝置之構成
其次，對半導體記憶裝置100之構成進行說明。
1.1.2.1關於半導體記憶裝置之整體構成
圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖所示，NAND型快閃記憶體100大致包含核心部110及周邊電路120。
核心部110包含記憶胞陣列111、列解碼器112、及感測放大器113。
記憶胞陣列111包含複數個(於圖2之例中3個)區塊BLK(BLK0、 BLK1、BLK2、...)，其等分別為與字元線及位元線建立關聯之複數個非揮發性記憶胞之集合。區塊BLK成為資料之抹除單位，同一區塊BLK內之資料係批次抹除。區塊BLK之各者包含複數個串單元SU(SU0、SU1、SU2、...)，其等為串聯連接有記憶胞之NAND串114之集合。當然，記憶胞陣列111內之區塊數或1區塊BLK內之串單元數為任意。
列解碼器112解碼區塊位址或頁位址，並選擇對應之區塊中任一者之字元線。然後，列解碼器112對選擇字元線及非選擇字元線施加適當之電壓。
感測放大器113於資料之讀出時，感測、放大自記憶胞於位元線讀出之資料。又，於資料之寫入時，將寫入資料傳送至記憶胞。資料對於記憶胞陣列111之讀出及寫入係以複數個記憶胞為單位進行，該單位成為頁。
周邊電路120包含序列發生器121、電荷泵122、暫存器123、及驅動器124。
驅動器124將資料之寫入、讀出、及抹除所必需之電壓供給至列解碼器112、感測放大器113、及未圖示之源極線驅動器。該電壓係藉由列解碼器112、感測放大器113、及源極線驅動器而施加至記憶胞(下述字元線、選擇閘極線、背閘極線、位元線、及源極線)。
電荷泵122使自外部賦予之電源電壓升壓，將必需之電壓供給至驅動器124。
暫存器123保持各種信號。例如，保持資料之寫入或抹除動作之狀態，藉此通知控制器動作是否正常結束。或，暫存器123亦可保持各種表格。
序列發生器121控制NAND型快閃記憶體100整體之動作。
1.1.2.2關於記憶胞陣列111
其次，對上述記憶胞陣列111之構成之詳細情況進行說明。圖3係區塊BLK0之電路圖。其他區塊BLK亦具有同樣之構成。
如圖所示，區塊BLK0例如包含4個串單元SU(SU0~SU3)。又，各個串單元SU包含複數個NAND串114。
NAND串114之各者例如包含8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、及背閘極電晶體BT。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極，且非揮發地保持資料。再者，記憶胞電晶體MT之個數並不限定於8個，亦可為16個或32個、64個、128個等，其數量並無限定。背閘極電晶體BT亦與記憶胞電晶體MT同樣地，具備包含控制閘極與電荷儲存層之積層閘極。但，背閘極電晶體BT並非用以保持資料者，於資料之寫入、讀出、及抹除時作為單純之電流路徑而發揮功能。記憶胞電晶體MT及背閘極電晶體BT係以於選擇電晶體ST1、ST2間，其電流路徑串聯連接之方式配置。再者，背閘極電晶體BT係設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑係連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑係連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0~SU3之各者之選擇電晶體ST1之閘極係分別共用連接選於擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極係分別共用連接於選擇閘極線SGS0~SGS3。與此相對，存在於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極係分別共用連接於字元線WL0~WL7，背閘極電晶體BT之控制閘極係共用連接於背閘極線BG(於區塊BLK0~BLK2中分別為BG0~BG2)。
即，字元線WL0~WL7及背閘極線BG係於同一區塊BLK0內之複數個串單元SU0~SU3間共用地連接，與此相對，選擇閘極線SGD、SGS即便於同一區塊BLK0內亦於每個串單元SU0~SU3中獨立。
又，於記憶胞陣列111內呈矩陣狀地配置之NAND串114中，存在於同一行之NAND串114之選擇電晶體ST1之電流路徑之另一端係共用連接於任一位元線BL(BL0~BL(L-1)，(L-1)為1以上之自然數)。即，位元線BL於複數個區塊BLK間將NAND串114共用地連接。又，選擇電晶體ST2之電流路徑之另一端係共用地連接於源極線SL。源極線SL例如於複數個區塊間將NAND串114共用地連接。
如上所述，存在於同一區塊BLK內之記憶胞電晶體MT之資料係批次抹除。與此相對，資料之讀出及寫入係針對任一區塊BLK之任一串單元SU中之共用地連接於任一字元線WL的複數個記憶胞電晶體MT而批次地進行。將該單位稱為「頁」。
關於記憶胞陣列111之構成，例如記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於名為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請案12/679,991號、及名為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案之整體係以參照之形式而引用至本申請案說明書中。
使用圖4對記憶胞陣列111之一構成例進行簡單說明。圖4係NAND串114之剖面圖。圖4所示之構造於記載圖4之紙面之深度方向(D2)上排列有複數個，且其等共有字元線WL、選擇閘極線SGD及SGS、以及背閘極線BG而形成1個串單元SU。
於半導體基板上，例如形成有感測放大器113等周邊電路，且於該周邊電路上形成有記憶胞陣列111。即，如圖4所示，於半導體基板上方，形成有作為背閘極線BG發揮功能之導電層(例如多晶矽層)21。進而，於導電層21上，形成有作為字元線WL發揮功能之複數個導電 層(例如多晶矽層)23a~23d。進而，於導電層23d上，形成有作為選擇閘極線SGS及SGD發揮功能之導電層(例如多晶矽層)27a及27b。
而且，以貫通上述導電層27a、27b、及23a~23d之方式形成有記憶體孔(memory hole)22。於該記憶體孔22之側面，依序形成有區塊絕緣膜25a、電荷儲存層(絕緣膜)25b、及閘極絕緣膜25c，進而，將記憶體孔22內埋入導電膜26。導電膜26係作為NAND串114之電流路徑而發揮功能，於記憶胞電晶體MT之動作時形成通道之區域。
進而，於導電膜26上形成有導電膜30a及30b，於導電膜30a上形成有源極線層31，於導電膜30b上介隔導電膜32而形成有位元線層33。
1.1.2.3關於記憶胞電晶體之閾值分佈
圖5係本實施形態之記憶胞電晶體MT可取之閾值分佈。如圖所示，記憶胞電晶體MT可視其閾值而保持例如2位元之資料。該2位元資料自閾值低者其依序為例如“E”位準、“A”位準、“B”位準、及“C”位準。
“E”位準為抹除資料之狀態下之閾值，例如具有負值(亦可具有正值)，低於驗證電壓EV。“A”~“C”位準係對電荷儲存層內注入電荷之狀態之閾值，“A”位準具有高於讀出位準“AR”、且低於讀出位準“BR”之閾值。“B”位準具有高於讀出位準“BR”、且低於讀出位準“CR”之閾值。“C”位準具有高於讀出位準“CR”之閾值。
如此，藉由可取4個閾值位準，而各個記憶胞電晶體MT可記憶2位元之資料(4-level data)。
1.2關於資料之寫入動作
其次，參照圖6對本實施形態之資料之寫入動作進行說明。圖6係本實施形態之寫入動作之流程圖。寫入動作大致包含將電荷注入至電荷儲存層而使閾值上升的編程動作、及確認作為編程動作之結果之 閾值分佈之變化的編程驗證動作。再者，圖6所示之處理主要係藉由序列發生器121之控制而執行。
如圖所示，首先，NAND型快閃記憶體100自控制器200載入資料，將其保持於感測放大器113中(步驟S10)。
其次，應答於序列發生器121之命令，列解碼器112對字元線WL施加電壓，感測放大器113對位元線BL施加電壓，藉此將於步驟S10中載入之資料於記憶胞電晶體中以頁為單位而編程(步驟S11)。
其次，應答於序列發生器121之命令，電荷泵122根據頁位址及寫入順序，設定、產生驗證電壓Vpvfy(步驟S12)。然後，列解碼器112將驗證電壓Vpvfy施加至選擇字元線WL，執行編程驗證動作(步驟S13)。即，例如，依照序列發生器113之命令，感測放大器113自選擇頁讀出資料。然後，序列發生器113基於讀出資料而確認記憶胞電晶體MT之閾值是否上升至所期望之值。以下，將上升至所期望之值之情形稱為「通過(pass)」驗證，將未上升之情形稱為「失敗(miss)」。
若選擇頁中之所有位元通過驗證(步驟S14，YES)，則針對該頁之寫入動作結束。另一方面，若任一位元驗證失敗(步驟S14，NO)，即，於存在未完成寫入之位元之情形時，序列發生器121返回至步驟S11，再次執行編程。此時，例如，根據序列發生器121之命令，電荷泵122根據頁位址及寫入順序使驗證電壓Vpvfy偏移。即，將驗證電壓Vpvfy更新為(Vpvfy+△Vx)。
於步驟S14中，若所有位元通過驗證(步驟S14，YES)，則序列發生器121執行下一頁之編程(步驟S15，NO)。然後，若所有頁之編程結束(步驟S15，YES)，則寫入動作結束。
圖7係表示資料之寫入時之各種配線之電位變化之時序圖。
首先，執行編程動作。即，於時刻t0下，對選擇串單元SU中之選擇閘極線SGD賦予“H”位準(VSGD_prog)，使選擇電晶體ST1成為接 通狀態。使選擇閘極線SGS成為“L”位準(例如，0V)，使選擇電晶體ST2成為斷開狀態。
感測放大器113對未通過驗證之位元線BL施加“L”位準(例如，0V)，對已經通過之位元線BL施加“H”位準(Vb1)(時刻t1)。
其後，列解碼器112使選擇閘極線SGD之電位下降至VSGD(時刻t3)。電壓VSGD係使被賦予“L”位準之位元線BL所對應之選擇電晶體ST1接通，但使被賦予“H”位準之位元線BL所對應之選擇電晶體ST2斷開的電壓。藉此，已經通過驗證之位元線BL成為電性浮動之狀態。
然後，列解碼器112對選擇字元線及非選擇字元線以及背閘極線BG施加電壓VPASS(時刻t4)，接著，使選擇字元線WL之電位上升至編程電壓VPGM。電壓VPASS係與保持資料無關地使記憶胞電晶體MT接通之電壓，編程電壓係用以藉由FN穿隧而將電荷注入電荷儲存層之大於VPASS的電壓。
藉由施加電壓VPGM，而於記憶胞電晶體MT中將資料編程。其後，列解碼器112使所有字元線WL之電位成為0V，從而使編程動作結束。
其次，序列發生器121執行編程驗證動作。即，列解碼器112對選擇串單元SU中之選擇閘極線SGD及SGS施加“H”位準(例如，VSG)(時刻t8)。電壓VSG係使選擇電晶體ST1及ST2成為接通狀態之電壓。
接著，列解碼器112對選擇字元線施加驗證電壓Vpvfy，對非選擇字元線施加電壓VREAD。驗證電壓Vpvfy係與編程資料對應之值，電壓VREAD係與保持資料無關地使記憶胞電晶體MT接通之電壓。
然後，感測放大器113將讀出至位元線BL之資料感測、放大。依照該讀出結果，序列發生器121判定針對選擇頁之編程是否結束(即是 否通過驗證)。若編程未結束，則重複針對選擇頁之編程動作。
又，如上所述，列解碼器112根據頁位址與寫入順序，控制驗證電壓Vpvfy。更具體而言，基於偏移表，伴隨頁位址前進而使驗證電壓Vpvfy上升。
1.3關於驗證電壓
其次，對上述驗證電壓Vpvfy進行說明。驗證電壓Vpvfy例如係藉由控制器200之內建記憶體220中儲存之偏移表而決定。該偏移表中之偏移量係基於驗證對象頁與區塊BLK內之頁寫入順序而決定。
首先，使用圖8對本實施形態之寫入順序進行說明。圖8係任一區塊BLK之沿位元線方向之剖面圖。而且，圖8所示之構成係藉由在紙面之深度方向上排列複數個而構成1個區塊BLK。又，圖中以粗體字表示之數字係表示頁為單位之寫入順序。
如圖所示，於本實施形態中，首先，選擇任一字元線WL，於該字元線WL被選擇之狀態下，依序選擇串單元SU0~SU3。其後，選擇下一字元線WL，同樣地，於該字元線WL被選擇之狀態下，依序選擇串單元SU0~SU3。
更具體而言，當選擇字元線WL0時，選擇選擇閘極線SGD0，將串單元SU0內之記憶胞電晶體MT0編程。其次，於字元線WL0被選擇之狀態下，選擇選擇閘極線SGD1，將串單元SU1內之記憶胞電晶體MT0編程。其後，同樣地，依序選擇選擇閘極線SGD2及SGD3。將串單元SU3內之記憶胞電晶體MT0編程後，其次，於字元線WL1被選擇之狀態下，依序選擇SGD0~SGD3。然後，將串單元SU3內之記憶胞電晶體MT1編程後，其次，於字元線WL2被選擇之狀態下，依序選擇SGD0~SGD3。以下，同樣地，選擇至字元線WL7為止。然後，依照上述寫入順序，對各頁分配頁位址。因此，於圖8所示之區塊BLK中，對串單元SU0之字元線WL0分配最前頁位址PG1，其次，對串單 元SU1之字元線WL1分配第2個頁位址PG2，最後對串單元SU3之字元線WL7分配最後頁位址PG32。
圖9係本實施形態之偏移表之概念圖。如圖所示，偏移錶針對每個字元線WL與串單元SU，保持關於相對於一初始之驗證電壓Vinit之偏移量的資訊。
於圖中，記載有“USEL VPGM”之欄表示串單元SU於非選擇狀態下因編程電壓VPGM而受到之編程干擾，記載有“SEL/USEL VPASS”之欄表示於選擇狀態或非選擇狀態下因電壓VPASS而受到之編程干擾。而且，△V1表示於非選擇狀態下因編程電壓VPGM而受到之編程干擾引起的閾值之偏移量，△V2表示於選擇狀態或非選擇狀態下因編程電壓VPGM而受到之編程干擾引起的閾值之偏移量。進而，α表示相對於因VPGM產生之應力之感度係數，β表示相對於因VPASS產生之應力之感度係數。α及β之值越大，閾值越容易因VPGM及VPASS而變動。又，於圖9中以圓圈所表示之數字表示一區塊BLK中之頁之選擇順序。而且，驗證電壓Vpvfy係設定為對某初始之值Vinit加上各欄之值所得的值。
使用圖9及圖10對驗證電壓Vpvfy之變化進行說明。圖10係表示圖8中之自最前頁位址PG1(串單元SU0之字元線WL0)至最後頁位址PG32(串單元SU3之字元線WL7)為止寫入資料時的驗證電壓Vpvfy之變化的時序圖。
如圖所示，於對最前頁位址PG1寫入資料時，驗證電壓Vpvfy係設定為初始之值Vinit，該值係藉由列解碼器112而施加至選擇字元線WL。於對下一頁位址PG2寫入資料時，驗證電壓Vpvfy依照圖9所示之偏移表，上升α×1×△V1。即，設為Vpvfy=(Vinit+α×1×△V1)。同樣地，於對下一頁位址PG3寫入資料時，設為Vpvfy=(Vinit+α×2×△V1)，進而，於對下一頁位址PG4寫入資料時，設為Vpvfy= (Vinit+α×3×△V1)。如此，依序使驗證電壓Vpvfy上升。到此為止之4頁PG1~PG4係全部分配至同一字元線WL1之頁。
接下來要被寫入資料之頁係分配至字元線WL1之頁PG5~PG8。因此，驗證電壓Vpvfy係依照偏移表而下降，設為Vpvfy=(Vinit+β×4×△V2)。其後，伴隨頁位址增加，而使Vpvfy上升。即，於對下一個頁位址PG6寫入資料時，設為Vpvfy=(Vinit+α×1×△V1+β×5×△V2)，於對更下一個頁位址PG7寫入資料時，設為Vpvfy=(Vinit+α×2×△V1+β×6×△V2)，於對再下一個頁位址PG8寫入資料時，設為Vpvfy=(Vinit+α×3×△V1+β×7×△V2)。
以下，同樣地寫入資料至最後頁位址PG32為止。
1.4本實施形態之效果
根據本實施形態，可提昇半導體記憶裝置之動作可靠性。關於本效果，於以下說明。
三維積層型NAND型快閃記憶體與記憶胞在半導體基板上二維地排列之類型之NAND型快閃記憶體(以下稱為平面NAND型快閃記憶體)相比，區塊尺寸變大。因此，三維積層型NAND型快閃記憶體中，寫入結束之頁受到編程干擾之次數與平面NAND型快閃記憶體相比大幅增加。因此，擔憂即便進行使用ISPP(Incremental Step Pulse Programming，增量階躍脈衝編程)之編程，寫入動作結束後之閾值分佈於頁間亦具有較大之偏差，而不良位元率增加。
使用圖11說明該情況。圖11係表示於例如圖8所示之NAND型快閃記憶體中，應用通常之資料寫入方法，執行自抹除位準至“A”位準寫入之情形時的記憶胞電晶體MT之閾值分佈之變化的圖表。於圖11中，表示最前頁PG1(串單元SU0之字元線WL0)、中間頁PG16(串單元SU3之字元線WL3)、及最後頁PG32(串單元SU3之字元線WL7)。
如圖所示，首先，針對最前頁PG1編程資料。此時，驗證位準 (驗證電壓)係設定為“AR”，剛寫入後之閾值係分佈於以“AR”為最小值之一固定之範圍內。該情況對於中間頁PG16及最後頁PG32亦相同。
然而，最前頁PG1之記憶胞電晶體MT於寫入後，因針對其後之頁PG2~PG32之寫入動作而受到應力。更具體而言，於頁PG2~PG4寫入時受到因VPGM產生之干擾，於頁PG5~PG32寫入時受到因VPASS產生之干擾。由於該干擾，而頁PG1之閾值上升至圖11中之「最終之Vth1分佈」。
與此相對，中間頁PG16之記憶胞電晶體MT於寫入後，因針對其後之頁PG17~PG32之寫入動作而受到應力。然而，不受到頁PG1~PG16寫入時之影響(受到影響者為寫入前之抹除位準，抹除位準之閾值偏移因其後之寫入而無法觀察到)。因此，中間頁PG16受到之干擾量為最前頁PG1之大致一半，頁PG16之最終閾值成為低於頁PG1之最終閾值之值。
進而，著眼於最後頁PG32，於頁PG32寫入時針對頁PG1~PG31之寫入已經結束，因此頁PG32不受到其他頁之編程干擾之影響。
如此，存在根據受到編程干擾之次數，而記憶胞電晶體MT之閾值分佈大幅不同，而資料之寫入可靠性受損之虞。
關於此方面，本實施形態中，可藉由使用偏移表而消除上述問題點。即，於本實施形態中，如圖11所示，著眼於頁位址越小之記憶胞電晶體閾值越向正方向偏移之情況，將驗證位準預先設定為加上該偏移量之值。
將該情況示於圖12。圖12係與圖11同樣地表示圖8所示之NAND型快閃記憶體中之記憶胞電晶體MT之閾值分佈之變化的圖表。
如圖所示，設為“A”位準之閾值分佈中之理想之下限值為“AR”。如此，於本實施形態中，於最前頁PG1寫入時，將驗證位準設定為初 始值Vinit。該初始值相當於圖11中說明之頁PG1之閾值偏移量。即，最前頁PG1之剛寫入後之閾值分佈係設定為大幅低於圖12所示所期望之值“AR”，更具體而言，為(“AR”-(α×3×△V1+β×31×△V2))。
然後，藉由其後之頁PG2~PG32之寫入時受到之編程干擾，而使頁PG1之閾值分佈偏移至所期望之分佈。
該情況對於其他頁PG2~PG32亦相同。例如，於中間頁PG16之情形時，驗證位準係設定為較“AR”低(α×3×△V1+β×15×△V2)。然後，藉由頁PG17~PG32之寫入時受到之編程干擾，而使頁PG16之閾值分佈偏移至所期望之分佈。
關於最後頁PG32，驗證位準係設定為Vinit+(α×3×△V1+β×31×△V2)，該值等於“AR”。將驗證位準設定為該值之原因在於：最後頁PG32不會受到其他頁PG1~PG31寫入時之編程干擾之影響。
如此，根據本實施形態，預先預測因編程干擾而產生之閾值分佈之偏移，並將驗證位準設定為與此對應之值。因此，可減少閾值分佈於寫入動作結束後之頁間之偏差，從而可提昇資料之寫入動作可靠性。
2.第2實施形態
其次，對第2實施形態之半導體裝置進行說明。本實施形態係關於在上述第1實施形態中與區塊內之頁之寫入順序相關之若干變化。於以下，僅針對與第1實施形態不同之處進行說明。又，將於第1實施形態中使用圖8進行說明之寫入順序稱為「第1寫入方式」，於本實施形態中，對第2至第5寫入方式這4個方式進行說明。
2.1關於第2寫入方式
首先，使用圖13對第2寫入方式進行說明。圖13係一區塊BLK之沿位元線方向之剖面圖，與第1實施形態中說明之圖8相對應。
如圖所示，於本實施形態中，首先，選擇任一串單元SU，於該 串單元SU內依序選擇字元線WL0~WL7。其後，選擇下一串單元SU，同樣地於該串單元SU內依序選擇字元線WL0~WL7。
更具體而言，藉由選擇選擇閘極線SGD0而選擇串單元SU0，藉由依序選擇字元線WL0~WL7，而對串單元SU0之記憶胞電晶體MT0~MT7依序寫入資料。
其次，藉由選擇選擇閘極線SGD1而選擇串單元SU1，藉由依序選擇字元線WL0~WL7，而對串單元SU1之記憶胞電晶體MT0~MT7依序寫入資料。
其後，同樣地對串單元SU2及SU3之記憶胞電晶體MT依序寫入資料。
圖14係第2寫入方式之偏移表之概念圖。與圖9同樣地，圖中以圓圈表示之數字表示一區塊BLK中之頁之選擇順序。又，圖15係表示圖13中之自最前頁位址PG1至最後頁位址PG32寫入資料時的驗證電壓Vpvfy之變化之時序圖。
如圖所示，於對最前頁位址PG1寫入資料時，驗證電壓Vpvfy係設定為初始之值Vinit。於對下一個頁位址PG2(串單元SU0之字元線WL1)寫入資料時，驗證電壓Vpvfy係依照圖14所示之偏移表，上升β×1×△V1。即，設為Vpvfy=(Vinit+β×1×△V1)。同樣地，於對下一個頁位址PG3寫入資料時，設為Vpvfy=(Vinit+β×2×△V1)，於對頁位址PG8寫入資料時，設為Vpvfy=(Vinit+β×7×△V1)。如此，依序使驗證電壓Vpvfy上升。到此為止之8頁PG1~PG8均為分配至同一串單元SU0之頁。
接下來要被寫入資料之頁係分配至串單元SU1之頁PG9。因此，驗證電壓Vpvfy依照偏移表進一步上升，設為Vpvfy=(Vinit+α×1×△V1+β×8×△V2)。其後亦伴隨頁位址增加而使Vpvfy上升。即，於對下一個頁位址PG10寫入資料時，設為Vpvfy=(Vinit+α×1×△V1 +β×9×△V2)，進而，對下一頁位址PG11寫入資料時，設為Vpvfy=(Vinit+α×1×△V1+β×10×△V2)。
以下，同樣地寫入資料至最後頁位址PG32為止。於本例之情形時，與第1寫入方式不同，驗證位準始終上升。
2.2關於第3寫入方式
其次，使用圖16對第3寫入方式進行說明。圖16係某區塊BLK之沿位元線方向之剖面圖，與第1實施形態中說明之圖8相對應。
如圖所示，於第3寫入方式中，與第2寫入方式同樣地，首先，選擇任一串單元SU，並於該串單元SU內依序選擇字元線WL。但，於第2寫入方式中，字元線WL係以對選擇閘極線SGS從近到遠之順序(即字元線WL0~WL7之順序)予以選擇，與此相對，於第3寫入方式中，自位於上層之層之字元線(WL0、WL7)朝向位於下層之層之字元線而予以選擇。
更具體而言，藉由選擇選擇閘極線SGD0而選擇串單元SU0。然後，依序選擇位於最上位層之字元線WL0(PG1)及WL7(PG2)，其次，依序選擇位於第2層之字元線WL1(PG3)及WL6(PG4)，其次，依序選擇位於第3層之字元線WL1(PG5)及WL5(PG6)，最後，依序選擇位於最下層之字元線WL3(PG7)及WL4(PG8)。藉由以上，首先對串單元SU0內之所有頁寫入資料。
其次，藉由選擇選擇閘極線SGD1而選擇串單元SU1。然後，與串單元SU0之情形同樣地，自位於上位層之字元線WL依序寫入資料。
圖17係第3寫入方式之偏移表之概念圖。與圖9同樣地，於圖中以圓圈所示之數字係表示某區塊BLK中之頁之選擇順序。又，圖18係表示圖16中之自最前頁位址至最後頁位址寫入資料時的驗證電壓Vpvfy之變化之時序圖。
如圖所示，第3寫入方式中之偏移表及驗證電壓Vpvfy之變化相當於在第2寫入方式中說明之圖14及圖15中更換字元線WL之選擇順序者。
2.3關於第4寫入方式
其次，使用圖19對第4寫入方式進行說明。圖19係一區塊BLK之沿位元線方向之剖面圖，與第1實施形態中說明之圖8相對應。
如圖所示，於第4寫入方式中，與第1寫入方式同樣地，首先，選擇任一字元線WL，並依序選擇連接於該字元線WL之各串單元SU0~SU3中之記憶胞電晶體MT。但，於第1寫入方式中字元線WL係以自接近選擇閘極線SGS者至遠離選擇閘極線SGS者之順序(即字元線WL0~WL7之順序)選擇，與此相對，於第4寫入方式中，自位於上層之層之字元線(WL0、WL7)朝向位於下層之層之字元線而進行選擇。
更具體而言，首先，選擇位於最上層之字元線WL0。然後，藉由依序選擇選擇閘極線SGD0~SGD3，而依序選擇串單元SU0~SU3(PG1~PG4)。其次，選擇同樣位於最上層之字元線WL7。然後，同樣地依序選擇串單元SU0~SU3(PG5~PG8)。藉由以上，於區塊BLK中對與最上層之字元線WL對應之頁之寫入結束。
其次，選擇位於第2層之字元線WL1。然後，藉由依序選擇選擇閘極線SGD0~SGD3，而依序選擇串單元SU0~SU3(PG9~PG12)。其次，選擇同樣位於第2層之字元線WL6。然後，同樣地依序選擇串單元SU0~SU3(PG13~PG16)。藉由以上，於區塊BLK中對與第2層之字元線WL對應之頁之寫入結束。
以下，同樣地對與第3層及最下層之字元線WL對應之頁依序寫入資料。
圖20係第4寫入方式之偏移表之概念圖。與圖9同樣地，於圖中以圓圈所示之數字表示一區塊BLK中之頁之選擇順序。又，圖21係表 示圖19中之自最前頁位址至最後頁位址寫入資料時的驗證電壓Vpvfy的變化之時序圖。
如圖所示，第4寫入方式中之偏移表及驗證電壓Vpvfy之變化相當於在第1寫入方式中說明之圖9及圖10中更換字元線WL之選擇順序者。
2.4關於第5寫入方式
其次，使用圖22對第5寫入方式進行說明。圖22係一區塊BLK之沿位元線方向之剖面圖，與第1實施形態中說明之圖8相對應。
如圖所示，於第5寫入方式中，與第4寫入方式同樣地，首先，選擇最上層之字元線WL，並依序選擇連接於該字元線WL之各串單元SU中之記憶胞電晶體MT。但，於第4寫入方式中係自最上層起依序以字元線為單位選擇記憶胞電晶體MT，與此相對，於第5寫入方式中，以串單元SU為單位進行選擇。
更具體而言，首先，選擇串單元SU0。然後，依序選擇位於最上層之字元線WL0及WL7(PG1及PG2)。其次，選擇串單元SU1。然後，再次依序選擇字元線WL0及WL7(PG3及PG4)。其次，選擇串單元SU2。然後，再次依序選擇字元線WL0及WL7(PG5及PG6)。其次，選擇串單元SU3。然後，再次依序選擇字元線WL0及WL7(PG7及PG8)。藉由以上，於區塊BLK中對與最上層之字元線WL0及WL7對應之頁之寫入結束。
其次，再次選擇串單元SU0。然後，依序選擇位於第2層之字元線WL1及WL6(PG9及PG10)。其次，選擇串單元SU1。然後，再次依序選擇字元線WL1及WL6(PG11及PG12)。其次，選擇串單元SU2。然後，依序選擇字元線WL1及WL6(PG13及PG14)。其次，選擇串單元SU3。然後，依序選擇字元線WL1及WL6(PG15及PG16)。藉此，對與第2層之字元線WL1及WL6對應之頁之寫入結束。
以下，同樣地亦對與第3層及最下層之字元線對應之頁寫入資料。
圖23係第5寫入方式之偏移表之概念圖。與圖9同樣地，於圖中以圓圈所示之數字表示一區塊BLK中之頁之選擇順序。又，圖24係表示圖21中之自最前頁位址至最後頁位址寫入資料時的驗證電壓Vpvfy之變化之時序圖。
如圖所示，第5寫入方式中，於針對位於同一層之字元線之寫入之期間，驗證位準增加。然而，當選擇層切換時、即選擇位於更低層之字元線時，使驗證位準下降感度係數α之項之值，自此再次增加。
2.5本實施形態之效果
如上所述，第2實施形態可應用於各種寫入方式。
3.第3實施形態
其次，對第3實施形態之半導體記憶裝置進行說明。本實施形態係關於上述第1及第2實施形態中說明之感度係數α及β。以下，針對與第1及第2實施形態不同之處進行說明。
3.1關於感度係數α及β
圖25係表示本實施形態之感度係數α及β與字元線位址(或頁位址)之對應關係的圖表。圖25之頁位址之分配係第1實施形態中說明之圖8之情形，伴隨字元線位址(或頁位址)增加，選擇之字元線WL之層以上層→中層→下層→中層→上層之順序變化。
於本實施形態中，如圖25所示，越下層之字元線使感度係數α及β越高，越上層之字元線使感度係數α及β越低。
3.2本實施形態之效果
若為本實施形態之感度係數，則可進行更高精度之編程驗證，從而可使閾值電壓之分佈寬度更窄。以下對本效果進行說明。
圖26係NAND串114之剖面構造之概略圖。於圖26中，表示字元 線WL之積層數為(m+1)，字元線根數為(2m+1)根之例。本構成係藉由如下之方法而製造。即，首先，形成背閘極線BG。然後，交替地以(m+1)層為單位形成層間絕緣膜與字元線層，其次，以貫通(m+1)層之層間絕緣膜與字元線層之方式形成記憶體孔MH。其後，於記憶體孔MH內埋入多晶矽層。
於三維積層型NAND型快閃記憶體中，藉由增加該字元線之層數，而可提高記憶胞之積體度。然而，層數越增加，記憶體孔MH成為錐狀之形狀，記憶體孔MH之直徑dMH越下層越小，越上層越大。其結果為記憶胞受到之干擾於層間不同。更具體而言，越下層干擾越大，越上層干擾越小。因該干擾之差異而導致閾值之變動量亦於每層不同。使用圖27對該情況進行說明。
圖27係表示記憶胞之閾值分佈之圖表，表示連接於最上層之字元線、中間層之字元線、及最下層之字元線之記憶胞之自剛寫入後至寫入結束時為止的閾值之變化。於圖27中，表示閾值變化與層之關係，因此表示受到之編程干擾次數均相同之情形。
如圖所示，對於位於最上層之記憶胞電晶體，編程干擾較小，因此閾值之變動亦最少。與此相對，對於最下層之記憶胞電晶體，由於較大之編程干擾之影響而閾值之變動亦最大。
於本實施形態中著眼於該方面，越是干擾較大之下層，使感度係數α及β之值越大。藉由使感度係數α及β變大，而可使剛寫入後之閾值分佈與區塊整體中之寫入結束時之閾值分佈之差變大，從而可與如圖27所示之較大之閾值變動相抵消。
3.3本實施形態之變化例
再者，於感度係數α及β之設定時可選擇各種方法。例如，於上述實施形態中，如圖25中說明般，使感度係數α及β之兩者具有層依存性，但亦可為僅使至少任一者具有之情形。
又，於上述實施形態中，將複數個字元線作為1個區域管理，且以該區域為單位管理α及β。將該情況示於圖28。如圖所示，字元線WL係以每4層為單位集中管理。即，形成於自最上層至第4層為止之層之字元線WL0~WL3及WL(2m-2)~WL(2m+1)係視為區域ZN1。又，形成於自第5層至第8層為止之層之字元線WL4~WL7及WL(2m-6)~WL(2m-3)係視為區域ZN2。以下同樣地，形成於位於最下層之4個層之字元線WL(m-3)~WLm及WL(m+1)~WL(m+4)係視為區域ZN((m+1)/4)。然後，對於各區域ZN，分別設定感度係數α及β。
當然，感度係數α及β亦能夠以1根字元線為單位而並非以區域為單位設定。將該情況示於圖29。圖29係表示感度係數α及β相對於字元線位址(或頁位址)之變化的圖表。於圖29中，僅表示於最下層之層中記憶體孔徑dMH成為最小，且越上層之層記憶體孔徑dMH變得越大的情形。然而，記憶體孔徑dMH與層之關係並非如此單純，亦可能存在更加複雜之情形。
例如亦可為如下情形：直徑dHM自最下層至第N層依序增大，於第(N+1)層直徑dMH變窄，自此直徑dMH再次增大。於此種情形時，感度係數α及β並非根據層之深度而控制，而是根據直徑dMH本身控制。即，記憶體孔MH之直徑dMH與層之關係並無特別限定。而且，上述實施形態只要為根據依存於直徑dMH之干擾之大小而使字元線電壓變化者即可。因此，感度係數α及β相對於頁位址之關係例如亦可為如圖30所示之圖表所表示之情形。
進而，於記憶胞電晶體MT為可保持2位元以上之資料之MLC(multi-level cell，多位準記憶胞)之情形時，也可相對於寫入位準之各者分別設定感度係數α及β。
例如，於記憶胞電晶體MT可保持2位元資料之情形時，相對於“A”位準、“B”位準、及“C”位準分別執行驗證動作。而且，通常“A” 位準(閾值最低之寫入位準)之記憶胞電晶體MT最容易受到編程干擾之影響，“C”位準(閾值最高之寫入位準)之記憶胞電晶體MT最不易受到編程干擾之影響。
因此，亦可如圖31之圖表所示，針對每個寫入位準，準備感度係數α及β。然後，於閾值較高之寫入位準之驗證時，使用更大之值之感度係數α及β。
4.第4實施形態
其次，對第4實施形態之半導體記憶裝置進行說明。本實施形態於上述第1至第3實施形態中，根據頁位址及寫入順序改變感測期間而並非改變驗證電壓。以下，對2種類型之感測放大器進行說明，又，僅對與上述第1至第3實施形態不同之方面進行說明。
4.1關於感測放大器之第1例
首先，對感測放大器113之第1構成例進行說明。第1構成例係感測流入位元線BL之電流之類型之感測放大器。感測放大器113例如包含與位元線BL建立對應而設置之複數個感測電路。感測電路係形成於半導體基板上，例如係設置於上述說明之記憶胞陣列111正下方。圖32係感測電路之電路圖。
如圖所示，感測電路50包含感測放大器部51及閂鎖電路52。再者，於各個記憶胞電晶體保持2位元以上之資料時等，閂鎖電路係設置2個以上。
感測放大器部51感測、放大讀出至位元線BL之資料，又，根據閂鎖電路52所保持之資料而對位元線BL施加電壓。即，感測放大器部51係直接控制位元線BL之模組。閂鎖電路52暫時保持資料。閂鎖電路52於資料之寫入時，保持自控制器200接收之寫入資料。於資料之讀出時，保持藉由感測放大器部51經感測、放大之資料，並發送至控制器200。
感測放大器部51包含n通道MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體60~68、p通道MOS電晶體69、及電容元件70。
電晶體60於閘極被施加信號BLS，電流路徑之一端係連接於對應之位元線BL。電晶體61中，電流路徑之一端係連接於電晶體60之電流路徑之另一端，且於閘極被施加信號BLC，電流路徑之另一端係連接於節點SCOM。電晶體61係用以將對應之位元線BL箝位至與信號BLC對應之電位者。
電晶體69係用以對位元線BL及電容元件70充電者，且於閘極連接有節點INV_S，汲極係連接於節點SSRC，於源極被賦予電源電壓VDD。電晶體62係用以對位元線BL預充電者，且於閘極被賦予信號BLX，汲極係連接於節點SSRC，源極係連接於節點SCOM。電晶體64係用以對電容元件70充電者，且於閘極被賦予信號HLL，汲極係連接於節點SSRC，源極係連接於節點SEN。電晶體63係用以於資料感測時使節點SEN放電者，且於閘極被賦予信號XXL，汲極係連接於節點SEN，源極係連接於節點SCOM。電晶體68係用以使位元線BL固定為固定電位者，且閘極係連接於節點INV_S，汲極係連接於位元線BL，源極係連接於節點SRCGND。
電容元件70於位元線BL之預充電時被充電，其一電極係連接於節點SEN，於另一電極被賦予信號CLK。
電晶體65於其閘極被賦予信號BLQ，源極係連接於節點SEN，汲極係連接於節點LBUS。節點LBUS係用以將感測放大器部51與資料閂鎖器52連接之信號路徑。電晶體66係用以將讀出資料儲存至資料閂鎖器52者，且於閘極被賦予信號STB，汲極係連接於節點LBUS。
電晶體67係用以感測讀出資料為“0”或“1”者，且閘極係連接於節點SEN，汲極係連接於電晶體66之源極，源極接地。
節點INV_S係閂鎖電路52內之節點，可取與閂鎖電路52之保持資 料對應之位準。例如，若於資料之讀出時選擇記憶胞成為接通狀態，節點SEN充分降低，則節點INV_S成為“H”位準。另一方面，若選擇記憶胞為斷開狀態，節點SEN保持固定電位，則節點INV_S成為“L”位準。
於以上之構成中，各種控制信號例如係藉由序列發生器121賦予。於以下之4.2章中對感測電路50之動作進行詳細說明。
4.2關於資料之寫入動作
其次，使用圖33對使用第1構成例之感測放大器113之資料之寫入方法進行說明。圖33係表示本實施形態之資料寫入方法之流程圖。如圖所示，本實施形態與第1實施形態中說明之圖6之方法不同之處在於：代替變更驗證電壓Vpvfy而變更感測期間Tpvfy。即，資料之編程之後(步驟S11)，例如序列發生器121根據頁位址及寫入順序而設定感測期間Tpvfy(步驟S20)。然後，感測電路50藉由於設定之感測期間Tpvfy感測位元線電流，而執行編程驗證動作(步驟S21)。
若選擇頁中之所有位元通過驗證(步驟S14，YES)，則針對該頁之寫入動作結束。另一方面，若任一位元驗證失敗(步驟S14，NO)，則例如序列發生器121返回至步驟S11而再次執行編程。此時，例如序列發生器121根據頁位址及寫入順序而使感測期間Tpvfy偏移。即，將感測期間Tpvfy更新為(Tpvfy+△Tx)。
於步驟S14中若所有位元通過驗證(步驟S14，YES)，則序列發生器121執行下一頁之編程(步驟S15，YES)。然後，若所有頁之編程結束(步驟S15，YES)，則寫入動作結束。
圖34係表示編程驗證動作時之各配線之電壓變化之時序圖。如圖所示，藉由列解碼器112，而對選擇字元線、非選擇字元線、及選擇閘極線SGD、SGS施加特定之電位(時刻t0)。即，列解碼器112對選擇字元線施加驗證電壓Vpvfy，對非選擇字元線施加電壓VREAD。進 而，列解碼器112對選擇閘極線SGD、SGS施加電壓。即，列解碼器112對與選擇串單元SU對應之選擇閘極線SGD及SGS施加電壓VSG，使選擇電晶體ST1及ST2接通。另一方面，列解碼器112對與非選擇串單元SU對應之選擇閘極線SGD及SGS施加例如0V或負電壓VBB，而使選擇電晶體ST1及ST2斷開。
其次，序列發生器121將信號BLS設為“H”位準，將感測電路50連接於對應之位元線BL。又，節點INV_S係被重設而成為“L”位準。
然後，感測電路50對位元線BL進行預充電。即，序列發生器121將信號BLX及BLC設為“H”位準(時刻t1)。藉此，位元線BL係經由電晶體60~62、69之電流路徑而藉由電壓VDD被預充電。又，電壓Vclamp係決定位元線電壓之電壓，位元線電壓成為藉由電壓Vclamp而經箝位之電壓Vb1。
其次，感測電路50對節點SEN進行充電。即，序列發生器121將信號HLL設為“H”位準(時刻t2)。“H”位準之信號HLL之電位為電壓VH，其係可對電晶體64傳送電壓VDD之電壓。藉此使電晶體64成為接通狀態，將節點SEN充電至電壓VDD。節點SEN之充電係進行至時刻t3為止。藉由使節點SEN之電位成為VDD，而使電晶體67成為接通狀態。
其次，感測電路50感測位元線BL。即，序列發生器121將信號XXL設為“H”位準(時刻t4)。藉此使電晶體63成為接通狀態，節點SEN係電性連接至位元線BL。如此，若選擇記憶胞為接通狀態，則電流自節點SEN流入源極線SL，而節點SEN之電位降低。另一方面，若選擇記憶胞為斷開狀態，則電流不會自節點SEN流入源極線SL，而節點SEN之電位維持大致VDD。序列發生器121僅於上述期間Tpvfy之間將信號XXL設為“H”位準(斷定(assert))。
最後，感測電路50選通資料。即，序列發生器121將信號STB設 為“H”位準(時刻t6)。藉此，使電晶體66成為接通狀態。若電晶體67為接通狀態(即SEN=“H”)，則節點LBUS放電至大致VSS，而於節點INV_S中儲存“L”位準。若電晶體67為斷開狀態(即SEN=“L”)，則節點LBUS之電位維持VDD，而於節點INV_S中儲存“H”位準。
4.3關於偏移表
本實施形態中之感測期間Tpvfy係儲存於第1至第3實施形態中說明之偏移表中。圖35至圖39分別為於第1及第2實施形態中說明之第1至第5寫入方式中使用之偏移表之概念圖。
於圖中，△t1與串單元SU在非選擇狀態下因編程電壓VPGM而受到之編程干擾所引起的閾值之偏移量對應。又，△t2與在選擇狀態或非選擇狀態下因編程電壓VPGM而受到之編程干擾所引起的閾值之偏移量對應。
如圖所示，本實施形態之偏移表保持相對於初始之感測期間Tinit之偏移量。例如，於第1寫入方式中，如圖35所示，當選擇串單元SU0之字元線WL0(PG1)時，感測期間係設為初始之值Tinit。當選擇串單元SU1之字元線WL0(PG2)時，感測期間係相對於初始之值變長α×△t1，設為(Tinit+α×△t1)。又，當選擇串單元SU1之字元線WL1(PG6)時，感測期間係設為(Tinit+α×△t1+β×5×△Vt2)。然後，當最後選擇串單元SU3之字元線WL7(PG32)時，感測期間係設為最長之(Tinit+α×3×△t1+β×31×△t2)。
各寫入方式中之偏移量相當於在圖9、圖14、圖17、圖20、及圖23中將△V1及△V2分別覆寫為△t1及△t2者。因此，各寫入方式中之感測期間Tpvfy之變化相當於在圖10、圖15、圖18、圖21、及圖24中，同樣地將△V1及△V2替換為△t1及△t2、將Vinit替換為Tinit、而且將縱軸替換為感測期間Tpvfy者。
4.4關於感測放大器之第2例
其次，對感測放大器113之第2構成例進行說明。第2構成例係感測位元線BL之電壓之類型之感測放大器。
於電壓感測方式之感測放大器中，遮蔽鄰接之位元線而進行感測動作。即，於電壓感測方式中，感測位元線之電壓變動。此處，於使一位元線放電之情形時，鄰接於其之位元線因耦合而受到放電之位元線之電位變動之影響。其結果為存在產生資料之誤讀出之虞。因此，於電壓感測方式中，針對每根偶數位元線、及每根奇數位元線讀出資料。而且，於自偶數位元線讀出資料時使奇數位元線固定於固定電位(遮蔽(shield))，於自奇數位元線讀出資料時使偶數位元線固定於固定電位。
於該遮蔽鄰接之位元線之方法(以下稱為「位元線遮蔽法」)中，如圖40所示，感測放大器113包含複數個感測電路(S/A&latch)，1個感測電路(S/A&latch)係由2根位元線共有。即，採用將鄰接之位元線分類為偶數(EVEN)與奇數(ODD)，且鄰接之偶數與奇數之位元線共有1個感測電路的構成。
於該位元線遮蔽法之讀出動作中，於讀出第偶數根位元線之資料之情形時，接通偶數位元線用轉移閘極(BLSe)，將偶數位元線連接於感測放大器。此時，藉由接通接地用電晶體(BIASo)，而將奇數位元線連接於BLCRL，設為特定之電位。於該狀態下，當感測放大器(S/A)對偶數位元線進行預充電時，奇數位元線之電位係保持於特定之電位，因此偶數位元線不會受到奇數位元線之影響，而適當地進行預充電。該預充電電位係藉由稱為信號BLC之閘極電壓而決定，例如為0.7V。
另一方面，於讀出奇數位元線之資料之情形時，接通奇數位元線用轉移閘極(BLSo)，將奇數位元線連接於感測放大器。此時，藉由接通接地用電晶體(BIASe)，而將偶數位元線連接於BLCRL。於該狀 態下，當感測放大器(S/A)對奇數位元線進行預充電時，偶數位元線之電位係保持固定，因此奇數位元線不會受到偶數位元線之影響，而適當地進行預充電。該預充電電位亦與對偶數位元線進行預充電時相同，為藉由信號BLC而經箝位之電壓。
如此，於位元線遮蔽法中，藉由於讀出動作時使鄰接之非選擇位元線成為接地狀態，而可不受鄰接之位元線之信號之影響地進行準確之讀出動作。
圖41係與圖40所示之一組位元線對BLe及BLo(例如BL0與BL1)對應之感測電路(S/A&latch)之電路圖。
如圖所示，感測電路包含一級資料快取(Primary Data Cache：PDC)430、二級資料快取(Secondary Data Cache：SDC)431、3個動態資料快取(Dynamic Data Cache：DDC)433(433-1~433-3)、及暫時資料快取(Temporary Data Cache：TDC)434。再者，動態資料快取433及暫時資料快取434視需要設置即可。又，動態資料快取433亦可用作用以保持於編程時對位元線寫入VDD(高電位)與VSS(低電位)之中間電位(VQPW)之資料的快取。
一級資料快取430包含時控反相器(clocked inverter)CLI1及CLI2、以及n通道型電晶體NMOS5。二級資料快取431包含時控反相器CLI3及CLI4、以及n通道型電晶體NMOS6及NMOS7。動態資料快取433包含n通道型電晶體NMOS4及NMOS9。又，暫時資料快取434包含電容C1。再者，一級資料快取430、二級資料快取431、動態資料快取433及暫時資料快取434之電路構成並不限定於圖41所示者，亦可採用其他電路構成。
又，於圖41之例中，使用n通道MOS電晶體作為於資料快取中控制資料之輸入輸出之電晶體，但亦可使用p通道MOS電晶體。
而且，感測放大器係藉由n通道MOS電晶體HN2e及HN2o而分別 連接於對應之偶數位元線BLe及奇數位元線BLo。於電晶體HN2e及HN2o之閘極，分別被輸入信號BLSe及BLSo。又，於偶數位元線BLe及奇數位元線BLo，連接有n通道MOS電晶體HN1e及HN1o之源極。電晶體HN1e及HN1o係分別於閘極被輸入信號BIASe及BIASo，於汲極被輸入信號BLCRL。
4.5關於編程驗證動作
圖42係表示第2構成例之感測放大器之編程驗證時之各種信號之時序圖。該驗證動作與圖33中說明之步驟S21之處理相對應。又，各信號係藉由例如圖2中說明之序列發生器141而賦予。
如圖所示，於時刻t0下，首先，選擇區塊之選擇串單元之選擇閘極線(SGD)係設為“High”位準。又，於感測放大器中，預充電電源電位VPRE係設為VDD。對非選擇選擇閘極線SGD，施加0V或非選擇電壓VBB(例如負電壓)。
接著，於時刻t1下，於核心部進行字元線WL之設置。即，列解碼器112對選擇字元線施加驗證電壓Vpvfy，對非選擇字元線施加電壓VREAD。
又，感測放大器對讀出對象之位元線(於圖42之例中為偶數位元線BLe)進行預先預充電。具體而言，藉由將信號BLPRE設為“High”位準而將電晶體NMOS11接通，而以電壓VDD對暫時資料快取(TDC)434進行預充電。
其次，於時刻t2~t3下，進行位元線選擇信號BLSe及BLSo、以及偏壓選擇信號BIASe及BIASo之設定。由於在圖42之例中係選擇偶數位元線BLe，故而將偶數位元線選擇信號BLSe設為“High”位準，且使奇數位元線BLo固定為BLCRL(=Vss)，因此信號BIASo係設為“High”。
又，施加位元線預充電用箝位電壓Vclamp作為信號BLC，藉此 偶數位元線BLe係例如預充電至0.7V。
藉由以上，於核心部，偶數位元線BLe係充電至0.7V，且奇數位元線BLo係固定為Vss。
其次，於時刻t4下，將信號BLC設為0V，而將位元線BLe設為電性浮動之狀態。
其次，於時刻t5下，對選擇之串單元之源極側之選擇閘極線SGS施加Vsg。對其他非選擇選擇閘極線SGS施加0V或非選擇電壓VBB(例如負電壓)。藉此，若記憶胞之閾值高於驗證位準則位元線不放電，若低於閾值則流入讀出電流而位元線放電。
其次，於時刻t9~t10下，藉由於信號VPRE成為VDD之狀態下，將信號BLPRE設為Vsg，而將暫時資料快取TDC預充電至VDD。
接著，於時刻t11~t12下，施加感測用電壓Vsen作為信號BLC。此時，若選擇位元線BLe之電位高於Vsen-Vth，則電晶體NMOS10(賦予信號BLC之電晶體)係維持切斷，於節點TDC保持VDD。Vth係記憶胞電晶體之閾值電壓。另一方面，若選擇位元線BLe之電位低於Vsen-Vth，則電晶體NMOS10接通，因此節點TDC放電而成為大致與位元線BLe之電位(例如0.4V)相等。
其次，於時刻t13~t14下，感測之資料係取入二級資料快取SDC。具體而言，藉由暫時將信號SEN2及LAT2設為斷開狀態，並將信號EQ2設為VDD而使節點SEN1與節點N2成為同電位。其後，設為信號BLC2=VDD+Vth，將TDC之資料傳送至SDC。其結果為，於原本節點TDC為“High”之情形時，SDC之資料成為“1”。又，於原本節點TDC為“Low”(例如，0.4V)之情形時，SDC之資料成為“0”。
如以上之方式，自偶數位元線BLe讀出資料。其後，於時刻t14~t15下，進行復原動作，重設各節點及信號。
奇數位元線BLo之讀出亦同樣地進行。於該情形時，與圖42之例 相反地，將信號BLSo設為“High”且將信號BLSe設為“Low”。又，將信號BIASe設為“High”且將信號BIASo設為“Low”。
如此，亦可應用於包含電壓感測方式之感測放大器作為感測放大器113之半導體記憶裝置。而且，於該情形時，感測期間Tpvfy成為施加電壓Vsen作為信號BLC之期間。該期間係藉由圖35至圖39所示之寫入方式所對應之偏移表、例如藉由序列發生器121而設定。
4.6本實施形態之效果
本實施形態之構成亦可獲得與上述第1至第3實施形態相同之效果。
即，於上述第1至第3實施形態中，藉由根據頁位址及寫入順序使驗證電壓變化，而如圖12所說明般，使對所有頁之寫入結束後之閾值電壓成為所期望之範圍內之值。
與此相對，於本實施形態中，藉由使感測期間Tpvfy根據頁位址及寫入順序變化，而獲得同樣之效果。對於該方面，使用圖43進行說明。圖43係表示感測放大器之上述第1構成例(電流感測型之感測放大器)中之驗證時之節點SEN之電位及信號XXL之電位變化的時序圖。
作為一例，假設於驗證時自對節點SEN進行預充電後至放電為止的電位變化係如圖43所示。
此時，於感測放大器中，藉由將信號XXL設為“High”位準，使節點SEN放電，而感測資料。於本實施形態中，斷定該信號XXL之期間Tpvfy係根據頁位址及寫入順序而變化。例如，對於最前頁PG1，期間Tpvfy係設為最短，對於最後頁PG32係設為最長。
如此，於圖43所示之例中，對於最前頁PG1，期間Tpvfy較短，因此於將信號XXL設為“Low”位準之時刻t2下，節點SEN高於資料判定閾值Vsen_th。因此，頁PG1通過驗證。因此，不對頁PG1執行進一步之編程動作。
另一方面，對於最後頁PG32，期間Tpvfy較長，因此於將信號XXL設為“Low”位準之時刻t3下，節點SEN低於資料判定閾值Vsen_th。因此，頁PG32驗證失敗。因此，對頁PG32進一步執行編程動作。
如上所述，藉由對於閾值電壓容易因干擾之影響而變動之頁，將感測期間Tpvfy設為較短，而節點SEN之電位係以更高之位準與閾值Vsen_th進行比較。另一方面，藉由對於閾值電壓不易變動之頁，將感測期間Tpvfy設為較長，而節點SEN之電位係以充分降低之位準與閾值Vsen_th進行比較。藉此，可進行與第1實施形態中說明之圖12相同之寫入動作。
以上之情況對於電壓感測型之第2構成例之感測放大器亦相同。即，於第2構成例中，使節點TDC之放電期間根據頁位址及寫入順序而變化，結果可獲得相同之效果。
當然，亦可對於本實施形態應用第2、第3實施形態。即，既可應用第2至第5寫入方式，亦可如第3實施形態中說明般設定感度係數α及β。
5.第5實施形態
其次，對第5實施形態之半導體記憶裝置進行說明。本實施形態係於第1至第4實施形態中使記憶胞陣列111之構成變化者。於以下，僅針對與第1至第4實施形態不同之處進行說明。
5.1關於記憶胞陣列之構成
圖44係本實施形態之記憶胞陣列111之沿位元線方向之剖面圖，且與第1實施形態中說明之圖4相對應。
如圖所示，半導體層26亦可並非如圖4中說明之U字型之形狀，而為1根柱狀之形狀。於該情形時，如圖44所示，於半導體基板之上方形成有源極線層31，於該源極線層31上形成有複數個柱狀之半導體 層30及26。然後，於半導體層30及26之周圍，自下起依序形成有選擇電晶體ST2、記憶胞電晶體MT0~MT7、及選擇電晶體ST1，進而，形成有位元線層33。於本構成之情形時，無需背閘極電晶體BT。
圖45係本實施形態之一區塊BLK之沿位元線方向之等效電路圖，於圖中以圓圈所示之數字表示寫入之順序。於圖45中，表示應用上述第1實施形態中說明之第1寫入方式之情形。
如圖所示，資料之寫入係自最下層之字元線WL0開始，於最上層之字元線WL7結束。即，首先，選擇最下層之字元線WL0，於該字元線WL0被選擇之狀態下，依序選擇串單元SU0~SU3(選擇閘極線SGD0~SGD3)。其後，選擇位於字元線WL0之上層之字元線WL1，同樣地，於該字元線WL1被選擇之狀態下，依序選擇串單元SU0~SU3。以下，同樣地選擇至最上層之字元線WL7為止。
因此，於圖45所示之區塊BLK中，對串單元SU0之字元線WL0分配最前頁位址PG1，其次，對串單元SU1之字元線WL0分配第2個頁位址PG2，最後，對串單元SU3之字元線WL7分配最後頁位址PG32。該頁位址之分配與第1寫入方式相同。
5.2關於驗證電壓
本實施形態之偏移表與第1實施形態中說明之圖9相同，頁位址與驗證電壓之關係亦與圖10相同。
但，於使感度係數α及β具有層依存性之情形時，第3實施形態中說明之圖25之關係於本實施形態中成為如圖46所示。即，頁位址與感度係數α及β共同減少。其原因在於：頁位址越大，選擇之字元線越位於上層之層。換言之，其原因在於：頁位址變得越大則記憶體孔之徑變得越大，而干擾之影響越小。
5.3本實施形態之效果
如上所述，第1至第4實施形態亦可應用於具有圖44所示之構造 之NAND型快閃記憶體。
再者，以將上述實施形態應用第1寫入方式之情形為例進行了說明，但當然亦可應用第2至第5寫入方式。應用第2至第5寫入方式時之偏移表及驗證電壓係如圖14及圖15、圖17及圖18、圖20及圖21、以及圖23及圖24所示。
5.4本實施形態之變化例
5.4.1第1變化例
圖47及圖48表示本實施形態之第1變化例之記憶胞陣列之構成，圖47係與圖44對應之剖面圖，圖48係與圖45對應之電路圖。
如圖所示，NAND串114例如亦可形成於p型井區域50上。於井區域50上形成有支柱30a。又，於井區域50內形成有n+型雜質擴散層51及p+型雜質擴散層52。而且，於擴散層51上形成有接觸插頭(contact plug)53，且以連接於接觸插頭53之方式形成有作為源極線SL發揮功能之金屬配線層55。又，於擴散層52上形成有接觸插頭54，且以連接於接觸插頭54之方式形成有作為井線CPWELL發揮功能之金屬配線層56。井線CPWELL係用以對井區域50賦予電位之配線。金屬配線層55及56與作為位元線BL而發揮功能之金屬配線層33例如係於同一層形成。
又，於區塊BLK內，共用地連接有選擇閘極線SGS。選擇電晶體ST2之閘極絕緣膜29a不僅形成於支柱30a之側面，亦形成於井區域50上，且於串單元SU間共用地連接。進而，選擇電晶體ST2之閘極電極27a係埋入鄰接之支柱30a間之區域而形成至擴散層51附近。
根據本構成，選擇電晶體ST2係作為4端子器件(閘極、源極、汲極、基板)而發揮功能。而且，可藉由井線CPWELL而對井區域50及支柱26賦予電壓。因此，藉由對井線CPWELL賦予正電壓，並對字元線WL賦予0V或負電壓，而可藉由FN穿隧而進行資料抹除。
又，於資料之讀出時，選擇電晶體ST2之通道不僅形成於支柱30a側面，亦沿閘極絕緣膜29a而形成於井區域50之表面。藉此，各NAND串114之電流路徑係經由擴散層51及接觸插頭53而電性連接於源極線SL。因此，井區域50與閘極電極27a之間之閘極絕緣膜29a之膜厚係設為和支柱30a與閘極電極27a之間之閘極絕緣膜29a之膜厚為相同程度。
再者，接觸插頭53及54可形成於區塊BLK之交界部分，亦可形成於區塊BLK內之一特定之區域。
5.4.2第2變化例
其次，使用圖49對第2變化例進行說明。圖49於圖47之例中，表示分2步驟形成記憶體孔之情形時之記憶胞陣列之剖面構造，且強調地圖示於記憶體孔產生之錐形狀。
如第3實施形態中說明般，於三維積層型NAND型快閃記憶體中，越增加字元線層數越可提高積體度，但另一方面記憶體孔MH之深度亦變得越深。而且，深度變得越深，記憶體孔MH之底部與上部之直徑之差異亦變得越大。其結果為，要將記憶體孔MH確實地開口至底部，則記憶體孔MH之上部之直徑會變大，因而鄰接之記憶體孔MH容易短路。另一方面，若將記憶體孔MH之上部之直徑縮小，則無法完全地將記憶體孔開口，而成為記憶體孔之開孔不良之原因。
對此，亦可分為複數個步驟將記憶體孔MH開口。圖49表示分2步驟進行開口之情形。於圖49中，於形成選擇閘極線SGS及字元線WL0~WL3之階段，首先，形成第1記憶體孔MH。然後，於第1記憶體孔MH內形成閘極絕緣膜或電荷儲存層等，進而，藉由多晶矽層而埋入第1記憶體孔MH內。
其次，依序形成字元線WL4~WL7及選擇閘極線SGD後，形成第2記憶體孔MH。第2記憶體孔MH係以其底部到達第1記憶體孔之上表 面之方式形成。然後，就記憶體孔MH具有錐形狀之關係而言，第2記憶體孔MH之底面之直徑變得小於第1記憶體孔MH之上表面之直徑。因此，如圖49所示，閘極絕緣膜、電荷儲存層、及區塊絕緣膜於字元線WL0~WL3與WL4~WL7變得不連續。
將上述構成中之感度係數α及β與字元線位址(或頁位址)之對應關係示於圖50。如圖所示，對於字元線WL0~WL3，記憶體孔徑依序逐漸變大，因此感度係數α及β亦逐漸下降。然而，於字元線WL3與WL4之間，記憶體孔徑變得不連續，字元線WL4之記憶體孔徑變得大於字元線WL3之記憶體孔徑。因此，感度係數α及β亦增大。如此，感度係數α及β可根據記憶體孔徑而適當設定。
再者，本例於圖44所示之構造及圖4所示之構造中均可同樣地應用。
6.第6實施形態
其次，對第6實施形態之半導體記憶裝置進行說明。本實施形態係對具有與第5實施形態不同之構成之記憶胞陣列111的半導體記憶裝置應用第1至第4實施形態者。於以下，僅對與第1至第5實施形態不同之處進行說明。
6.1關於記憶胞陣列之構成
圖51係本實施形態之記憶胞陣列111之電路圖，表示任意1個區塊BLK之構成。如圖所示，區塊BLK包含複數個記憶體單元MU(MU1、MU2)。於圖51中，僅圖示2個記憶體單元MU，但亦可為3個以上，其數量並無限定。
記憶體單元MU之各者例如包含4個串組GR(GR1~GR4)。再者，於在記憶體單元MU1及MU2間進行區分時，將記憶體單元MU1之串組GR分別稱為GR1-1~GR4-1，將記憶體單元MU2之串組GR分別稱為GR1-2~GR4-2。
串組GR之各者例如包含3個NAND串SR(SR1~SR3)。當然，NAND串SR之數量並不限定於3個，亦可為4個以上。NAND串SR之各者包含選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數量並不限定於4個，可為5個以上，亦可為3個以下。
於串組GR內，3個NAND串SR1~SR3係依序積層於半導體基板上，NAND串SR1係形成於最下層，NAND串SR3係形成於最上層。即，於第1實施形態中說明之圖4中，NAND串內之記憶胞電晶體MT係於半導體基板面之垂直方向上積層，與此相對，於本實施形態中NAND串內之記憶胞電晶體MT係於與半導體基板面平行之方向上排列，該NAND串係於垂直方向上積層。然後，同一串組GR所包含之選擇電晶體ST1及ST2係分別連接於同一選擇閘極線GSL1及GSL2，位於同一行之記憶胞電晶體MT之控制閘極係連接於同一字元線WL。進而，一串組GR內之3個選擇電晶體ST1之汲極係連接於互不相同之位元線BL，選擇電晶體ST2之源極係連接於同一源極線SL。
於第奇數個串組GR1及GR3與第偶數個串組GR2及GR4，選擇電晶體ST1及ST2係以其位置關係成為相反之方式配置。即，於圖51之例中，串組GR1及GR3之選擇電晶體ST1係配置於NAND串SR之左端，選擇電晶體ST2係配置於NAND串SR之右端。與此相對，串組GR2及GR4之選擇電晶體ST1係配置於NAND串SR之右端，選擇電晶體ST2係配置於NAND串SR之左端。
而且，串組GR1及GR3之選擇電晶體ST1之閘極係連接於同一選擇閘極線GSL1，選擇電晶體ST2之閘極係連接於同一選擇閘極線GSL2。另一方面，串組GR2及GR4之選擇電晶體ST1之閘極係連接於同一選擇閘極線GSL2，選擇電晶體ST2之閘極係連接於同一選擇閘極線GSL1。
又，一記憶體單元MU所包含之4個串組GR1~GR4係連接於相互相同之位元線BL，不同之記憶體單元MU係連接於互不相同之位元線BL。更具體而言，於記憶體單元MU1中，串組GR1~GR4中之NAND串SR1~SR3之選擇電晶體ST1之汲極係分別經由行選擇閘極CSG(CSG1~CSG4)而連接於位元線BL1~BL3。行選擇閘極CSG例如與記憶胞電晶體MT或選擇電晶體ST1及ST2等具有同樣之構成，於各記憶體單元MU中，選擇位元線BL中選擇之1個串組GR。因此，與各串組GR建立對應之行選擇閘極CSG1~CSG4之閘極係分別藉由不同之控制信號線SSL1~SSL4而控制。
具有以上說明之構成之記憶體單元MU係於記載圖51之紙面中在上下方向上排列有複數個。該等複數個記憶體單元MU共有記憶體單元MU1、字元線WL以及選擇閘極線GSL1及GSL2。另一方面，位元線BL獨立，例如，對於記憶體單元MU2，與和記憶體單元MU1不同之3根位元線BL4~BL6建立對應。與各記憶體單元MU建立對應之位元線BL之根數與1個串組GR所包含之NAND串SR之總數對應。因此，若NAND串為4層則位元線BL亦設置4根，於其他數量之情形時亦相同。又，控制信號SSL1~SSL4可於記憶體單元MU間共用，或亦可獨立地控制。
於上述構成中，自各記憶體單元MU逐一選擇之串組GR中之連接於同一字元線WL的複數個記憶胞電晶體MT之集合成為「頁」。
圖52及圖53係區塊BLK之立體圖及俯視圖，圖54係沿圖53中之54-54線之剖面圖，圖55係沿圖53中之55-55線之剖面圖，圖56係沿圖53中之56-56線之剖面圖。於圖52、圖54、及圖56中圖示1個記憶體單元MU，於圖53及圖55中圖示2個記憶體單元MU1及MU2。
如圖所示，於半導體基板40上形成有絕緣膜41，於絕緣膜41上形成有區塊BLK。
於絕緣膜41上，藉由形成沿第2方向之條紋形狀之例如4個翅型構造44(44-1~44-4)，而形成有1個記憶體單元MU，該第2方向與相對於半導體基板40表面垂直之方向即第1方向正交。翅型構造44之各者包含沿第2方向設置之絕緣膜42(42-1~42-4)與半導體層43(43-1~43-3)。而且，於翅型構造44之各者中，藉由交替地積層絕緣膜42-1~42-4與半導體層43-1~43-3，而形成有在相對於半導體基板40之表面垂直之方向上延伸的4根積層構造。該翅型構造44之各者相當於圖51中說明之串組GR。而且，最下層之半導體層43-1相當於NAND串SR1之電流路徑(形成通道之區域)，最上層之半導體層43-3相當於NAND串SR3之電流路徑，位於其間之半導體層43-2相當於NAND串SR2之電流路徑。
於翅型構造44之上表面及側面，依序形成有閘極絕緣膜45、電荷儲存層46、區塊絕緣膜47、及控制閘極48(參照圖54)。電荷儲存層46係例如藉由絕緣膜而形成。又，控制閘極48係藉由導電膜形成，作為字元線WL或選擇閘極線GSL1及GSL2而發揮功能。字元線WL及選擇閘極線GSL1及GSL2係於複數個記憶體單元MU間以跨及複數個翅型構造44之方式形成。另一方面，控制信號線SSL1~SSL4係於每個翅型構造44中獨立。
翅型構造44中，其一端部係於區塊BLK之端部被引出，於引出之區域與位元線BL連接。即，著眼於記憶體單元MU1作為一例，第奇數個翅型構造44-1及44-3之一端部係被引出而共用地連接至沿第2方向之區域，於該區域形成有接觸插頭BC1~BC3。形成於該區域之接觸插頭BC1將串組GR1及GR3之半導體層43-1與位元線BL1連接，且與半導體層43-2及43-3絕緣。接觸插頭BC2將串組GR1及GR3之半導體層43-2與位元線BL2連接，且與半導體層43-1及43-3絕緣。接觸插頭BC3將串組GR1及GR3之半導體層43-3與位元線BL3連接，且與半導體 層43-1及43-2絕緣。
另一方面，第偶數個翅型構造44-2及44-4之一端部係被引出並共用地連接至與翅型構造44-1及44-3之一端部在第2方向上對向之區域，於該區域形成有接觸插頭BC1~BC3。形成於該區域之接觸插頭BC1將串組GR2及GR4之半導體層43-1與位元線BL1，且與半導體層43-2及43-3絕緣。接觸插頭BC2將串組GR2及GR4之半導體層43-2與位元線BL2連接，且與半導體層43-1及43-3絕緣。接觸插頭BC3將串組GR2及GR4之半導體層43-3與位元線BL3連接，且與半導體層43-1及43-2絕緣。
當然，上述說明係記憶體單元MU1之情形者，例如，於記憶體單元MU2之情形時，形成有接觸插頭BC4~BC6，該等將半導體層43-1~43-3分別連接於位元線BL4~BL6(參照圖55)。
又，於翅型構造44之另一端上形成有接觸插頭SC。接觸插頭SC將半導體層43-1~43-3連接於源極線SL。
於上述構成中，NAND串SR1~SR3所包含之記憶胞電晶體之尺寸互不相同。更具體而言，如圖54所示，各翅型構造44中，半導體層43之沿第3方向之寬度為位於越低層者越大，位於越高層者越小。即，半導體層43-1之寬度最寬，半導體層43-3之寬度最窄，半導體層43-2之寬度為其等之中間。即，1頁包含因製造偏差而特性互不相同之複數個記憶胞電晶體MT。
6.2關於寫入動作
其次，參照圖57對本實施形態之資料之寫入動作進行說明。圖57係本實施形態之寫入動作之流程圖，與第1實施形態中說明之圖6對應。於以下，作為一例，對使用圖41中說明之感測電路之情形進行說明，但於使用圖32中說明之感測電路之情形時亦相同。
如圖所示，與第1實施形態同樣地，首先，執行步驟S10~S11之 處理。接著，例如，應答於序列發生器121之命令，電荷泵122設定、產生驗證電壓Vpvfy及電壓Vclamp_n(步驟S30)。電壓Vclamp_n係用作信號BLC。
然後，列解碼器112將驗證電壓Vpvfy施加於選擇字元線WL，序列發生器121將信號BLC(電壓Vclamp_n)施加於NMOS10，藉此執行驗證動作(步驟S31)。再者，電壓Vclamp_n之n為1以上之自然數，與設置有對應之NAND串SR之層對應。即，於本例之情形時，作為針對與位於最下層之NAND串SR1對應之位元線BL的信號BLCLAMP，施加電壓Vclamp_1。作為針對與位於最上層之NAND串SR3對應之位元線BL的信號BLCLAMP，施加電壓Vclamp_3。而且，作為針對與位於中間層之NAND串SR2對應之位元線BL的信號BLCLAMP，施加電壓Vclamp2。
若選擇頁中之所有位元通過驗證(步驟S14，YES)，則針對該頁之寫入動作結束。若並非如此(步驟S14，NO)，則序列發生器121返回至步驟S11，再次執行編程。此時，例如電荷泵122依照序列發生器121之命令，根據頁位址及寫入順序而使驗證電壓Vpvfy偏移。進而，序列發生器121使信號BLC之電位Vclamp_n根據頁位址及寫入順序偏移(步驟S32)。即，將箝位電壓Vclamp_n更新為(Vclamp_n+△Vx2_n)。
圖58係包含2個記憶體單元MU1及MU2之區塊BLK之電路圖，表示驗證時之各種配線之電壓關係，又，圖59係表示各種配線之電位變化之時序圖，表示選擇奇數位元線BLo之情形。於圖58中，為了簡化說明，而表示區塊BLK僅包含2個記憶體單元MU1及MU2之情形，又，表示藉由選擇控制信號線SSL1及SSL5而選擇記憶體單元MU1中之串組GR1-1與記憶體單元MU2中之串組GR1-2的情形。因此，於串組GR1-1及GR1-2中連接於同一字元線WL之6個記憶胞電晶體MT中， 藉由連接於奇數位元線BLo之3個記憶胞電晶體MT而形成1頁，又，藉由連接於偶數位元線BLe之3個記憶胞電晶體MT而形成1頁。再者，為了紙面表示之方便，僅圖示選擇之串組GR1-1及GR1-2，又，省略行選擇閘極CSG之圖示。以下進行說明於選擇其他串組GR之組合之情形時亦相同。
如圖所示，對源極線SL1施加正電壓VCSL，對非選擇位元線BLe亦施加正電壓VCSL。又，列解碼器112藉由對控制信號線GSL1及GSL2分別賦予“H”位準，而使選擇電晶體ST1及ST2成為接通狀態。進而，列解碼器112對選擇字元線WL4施加驗證電壓Vpvfy，對非選擇字元線WL1~WL3施加電壓VREAD。
然後，序列發生器121設定信號BLC之電壓。此時，序列發生器121將與連接於位於最下層之NAND串SR1之位元線BL1對應的信號BLC之電壓設為Vclamp1(=Vc_init-Vshift_bot_1)。又，將與連接於位於中間層之NAND串SR2之位元線BL5對應的信號BLC之電壓設為Vclamp2(=Vc_init-Vshift_mid_1)。進而，將與連接於位於位於最上層之NAND串SR3之位元線BL3對應的信號BLC之電壓設為Vclamp3(=Vc_init-Vshift_top_1)。再者，存在Vshift_top_1<Vshift_mid_1<Vshift_bot_1之關係。其結果為，奇數位元線BL1、BL5、及BL3係分別預充電至(Vclamp1-Vtblc)、(Vclamp2-Vtblc)、及(Vclamp3-Vtblc)。其中Vtblc係電晶體NMOS10之閾值。又，Vc_init係箝位電壓之一基準值。
其後，將信號BLC之電壓設為0V。藉此，若選擇頁中之記憶胞電晶體MT為接通狀態，則電流自源極線SL流入位元線BL，位元線BL之電位成為(Vpvfy-Vth)。Vth係記憶胞電晶體MT之閾值。
6.3關於頁之選擇順序與驗證電壓
其次，對本實施形態之頁選擇順序與驗證電壓進行說明。
6.3.1第1例
圖60係本實施形態之記憶體單元MU1之俯視圖，表示頁選擇順序之第1例。圖中以圓圈包圍之數字表示頁之選擇順序。
如圖所示，於本例中，首先，選擇字元線WL1。然後，依序選擇串組GR1-1~GR4-1。接著，選擇字元線WL2。然後，選擇串組GR1-1~GR4-1。以下，同樣地選擇至字元線WL4。
該情形之偏移表相當於在第1實施形態中說明之圖9中，將串單元SU0~SU3分別替換為串組GR1~GR4，進而，針對各字元線WL，記錄關於各位元線BL之電壓偏移量Vshift_top、Vshift_mid、Vshift_bot。
6.3.2第2例
圖61係本實施形態之記憶體單元MU1之俯視圖，表示頁選擇順序之第2例。
如圖所示，於本例中，首先，選擇字元線WL4。然後，依序選擇串組GR1-1~GR4-1。接著，選擇字元線WL3。然後，選擇串組GR1-1~GR4-1。以下，同樣地選擇至字元線WL1為止。
該情形之偏移表相當於在圖9中，將串單元SU0~SU3分別替換為串組GR1~GR4，並且使字元線WL之選擇順序相反，進而，針對各字元線WL，記錄關於各位元線BL之電壓偏移量Vshift_top、Vshift_mid、Vshift_bot。
6.3.3第3例
圖62係本實施形態之記憶體單元MU1之俯視圖，表示頁選擇順序之第3例。
如圖所示，於本例中，選擇任一串組GR，於選擇之串組GR中，依序選擇字元線WL1~WL4。即，首先，選擇串組GR1-1，於選擇之狀態下依序選擇字元線WL1~WL4。其次，選擇串組GR2-1，並依序 選擇字元線WL1~WL4。以下，同樣地選擇至串組GR4-1。
該情形之偏移表相當於在圖14中，將串單元SU0~SU3分別替換為串組GR1~GR4，進而，針對各字元線WL，記錄關於各位元線BL之電壓偏移量Vshift_top、Vshift_mid、Vshift_bot。
6.3.4第4例
圖63係本實施形態之記憶體單元MU1之俯視圖，表示頁選擇順序之第4例。
本例係於上述第3例中使字元線WL之選擇順序相反者。即，首先，選擇串組GR1-1，於串組GR1-1被選擇之狀態下依序選擇字元線WL4~WL1。其次，選擇串組GR2-1，並依序選擇字元線WL4~WL1。以下，同樣地選擇至串組GR4-1。
該情形之偏移表相當於在圖14中，將串單元SU0~SU3分別替換為串組GR1~GR4，並且使字元線WL之選擇順序相反，進而，針對各字元線WL，記錄關於各位元線BL之電壓偏移量Vshift_top、Vshift_mid、Vshift_bot。
6.4本實施形態之效果
藉由本實施形態，亦考慮編程干擾之影響而依照頁位址變更驗證位準。藉此，可獲得與第1實施形態相同之效果。
又，根據本實施形態之構成，1頁內包含形成於不同之層之複數個記憶胞電晶體。而且，形成於不同之層之記憶胞電晶體受到之干擾之程度視層而不同。更具體而言，位於越下層之記憶胞電晶體受到干擾之影響越強。然而，由於該等記憶胞電晶體係連接於同一字元線WL，因此難以藉由字元線電壓而補償層間之干擾之差異。
因此，於本實施形態中，藉由於每層控制位元線BL之電位，而補償閾值之偏差。即，如圖59所示，將預充電電位設定為位於越下層之NAND串SR之位元線則越低，位於越上層者則越高。位於下層之記 憶胞電晶體因干擾而產生之閾值變動較大，其閾值電壓容易向正側移動。另一方面，位於上層之記憶胞電晶體閾值變動較小。因此，藉由預充電電位而補償該閾值變動量之差。其結果為，可縮小讀出資料後之位元線電壓(Vpvfy-Vth)之位元線間之偏差。
再者，如上所述，資料之判別係使用電壓Vsen進行。即，藉由位元線電壓VBL與(Vsen-Vtblc)之比較而判別資料。因此，不僅預充電電位，亦可使電壓Vsen亦具有層依存性。或，亦可為不使預充電電位(上述Vclamp1~Vclamp3)具有層依存性，而使電壓Vsen具有層依存性之情形。
進而，於本實施形態中，與電壓Vpvfy同樣地，亦使電壓Vclamp1~Vclamp3之值根據寫入順序而偏移。更具體而言，因電壓VPGM及VPASS產生之干擾越大之記憶胞電晶體，使預充電電位(即箝位電壓Vclamp)越低。藉此，可使動作可靠性進一步提昇。此時，箝位電壓Vclamp1~Vclamp3(Vshift_bot，Vshift_mid，Vshift_top)之值亦可與電壓Vpvfy之偏移量共同記錄於偏移表中。
又，本實施形態亦可與第3實施形態同樣地，以區域為單位進行管理。即，亦可於NAND串SR之層數增加時，將複數個位元線BL作為1個區域進行管理，並以區域為單位控制電壓偏移量。
7.第7實施形態
其次，對第7實施形態之半導體記憶裝置進行說明。本實施形態與上述第6實施形態不同，係藉由源極線SL而選擇NAND串SR1~SR3者。
7.1關於記憶胞陣列之構成
圖64係本實施形態之區塊BLK之立體圖，表示任意1個記憶體單元MU。圖65係記憶體單元MU之俯視圖，圖66係沿圖65中之66-66線之剖面圖，圖67係沿圖65中之67-67線之剖面圖。
如圖所示，本實施形態之構成係於第6實施形態中說明之構成中，將複數個翅型構造44之一端部引出至區塊BLK之端部，於引出之區域與位元線BL連接，將另一端部共用地連接，且連接於源極線SL者。而且，位元線BL係共用地連接於對應之翅型構造44中之各半導體層43-1~43-3(參照圖67)。另一方面，源極線SL係相對於共用地連接之翅型構造44中之各半導體層43-1~43~3之各者獨立地設置(參照圖66)。又，於本例中，廢棄第6實施形態中之控制信號線SSL。
7.2關於編程驗證動作
本實施形態之編程驗證動作基本上與第6實施形態相同。但，於本例中，位元線BL係於1個串組GR所包含之複數個NAND串SR共用地連接。因此，藉由控制源極線SL之電位，而自各串組GR選擇任意1個NAND串SR。
例如，於選擇最下層之NAND串SR1時，選擇對應之源極線SL1，對選擇源極線SL1施加例如1V。對其他非選擇源極線SL2及SL3，施加高於選擇源極線SL1之電壓(例如1.5V)。
然後，驗證電壓Vpvfy係如第6實施形態中所說明般，根據頁位址與其選擇順序而控制。
7.3本實施形態之效果
如上所述，於具有本實施形態之構成之記憶胞陣列之情形時，亦可獲得與第1實施形態相同之效果。當然，亦可應用第2至第4實施形態。
8.變化例等
如上所述，上述實施形態之半導體記憶裝置100係以作為複數個記憶胞之集合之頁為單位寫入資料的半導體記憶裝置。半導體記憶裝置100包含：第1頁，其係複數個第1記憶胞之集合；第2頁，其係複數個第2記憶胞之集合；第3頁，其係複數個第3記憶胞之集合；第1字元 線，其連接於上述複數個第1記憶胞之閘極；第2字元線，其連接於上述複數個第2記憶胞之閘極；第3字元線，其連接於上述複數個第3記憶胞之閘極；及列解碼器112，其對第1至第3記憶胞之閘極施加電壓。於資料之寫入時，對第1頁寫入資料，其後，對第2頁寫入資料。資料之寫入動作包含編程動作與編程驗證動作。列解碼器112於針對第1頁之編程驗證動作時，對第1記憶胞之閘極施加第1驗證電壓，於針對第2頁之編程驗證動作時，對第2記憶胞之閘極施加與第1驗證電壓不同之第2驗證電壓，於針對第3頁之編程驗證動作時，對上述第3記憶胞之閘極施加與第1及第2驗證電壓不同之第3驗證電壓。第2驗證電壓係相對於第1驗證電壓偏移至少第1係數(α)之值。第3驗證電壓係相對於第1驗證電壓偏移至少與第1係數不同之第2係數(β)之值。
或，半導體記憶裝置100包含感測放大器113，該感測放大器113於資料之寫入時，自第1頁及第2頁讀出資料而執行編程驗證動作。而且，感測放大器113於針對第1頁之編程驗證動作時，使用第1感測期間判定資料，於針對第2頁之編程驗證動作時，使用與第1感測期間不同之第2感測期間判定資料，於針對第3頁之編程驗證動作時，使用與第1及第2感測期間不同之第3感測期間判定上述資料。第2感測期間係相對於第1感測期間偏移至少第1係數(α)之值。第3感測期間係相對於第1感測期間偏移至少與第1係數不同之第2係數(β)之值。
根據本構成，可實現與根據寫入順序而於每頁不同之干擾對應的編程驗證動作，從而可提昇NAND型快閃記憶體之動作可靠性。
但，實施形態並不限定於上述說明之形態，可進行各種變化。又，頁之選擇順序並不限定於上述說明之第1至第5寫入方式，可應用其他各種方式。於該情形時，亦根據因選擇順序產生之干擾之程度而製作適當之偏移表即可。
又，於上述實施形態中，以由控制器200保持偏移表之情形為例 進行了說明。於該情形時，當發出資料之寫入命令而傳送至NAND型快閃記憶體100時，控制器200亦可將驗證電壓Vpvfy之偏移量、或關於箝位電壓Vclamp之偏移量之資訊一併傳送至NAND型快閃記憶體100。
或，偏移表亦可由NAND型快閃記憶體100保持。即，偏移表例如係儲存於NAND型快閃記憶體100之ROM熔絲(fuse)區域(任一區塊BLK)。ROM熔絲區域係保持表示無法使用之區塊之壞塊資訊、置換不良行之行冗餘資訊、及修整資訊等的區域。而且，NAND型快閃記憶體100當接通電源時，不接收來自控制器200之讀出命令而自發地例如使序列發生器121自ROM熔絲區域將偏移表讀出至例如暫存器123。然後，當每次自控制器200接收寫入命令時，參照暫存器123內之偏移表，產生適當之驗證電壓Vpvfy及箝位電壓Vclamp。或，NAND型快閃記憶體100亦可將讀出至暫存器123之偏移表傳送至控制器200。
又，感度係數α及β並非單純藉由頁之選擇順序或層而決定，例如，較理想為於出貨前測試中，藉由測試機等而實測記憶胞電晶體MT之閾值電壓會偏移多少，並基於該實測結果而製作偏移表。然後，偏移表中之△V1及△V2例如係設為產生驗證電壓之電路之最小電壓步長，作為其值之一例為0.001V。其於第4實施形態中亦相同，△T1及△T2係設為於感測放大器中可控制之感測期間之例如最短步長。
進而，於上述實施形態中，以頁位址之分配順序與頁之選擇順序一致之情形為例進行了說明。然而，兩者未必必須一致。即，頁位址如何分配並不特別重要，亦可根據以何種順序選擇頁、換言之藉由干擾而預測之閾值電壓之偏移量，而決定驗證電壓或箝位電壓。
進而，於上述第6實施形態中，以對驗證電壓與信號BLC(即位元 線預充電電壓)之二者施加與頁選擇順序對應之偏移之情形為例進行了說明，但亦可為僅對其中任一者施加偏移之情形。
又，於上述第3實施形態中，說明了第1及第2實施形態中說明之NAND串並不限定於如記憶體孔MH變得越深則其直徑變得越小之單純的形狀。該情況對第4至第5實施形態而言亦相同。又，對於第6及第7實施形態亦相同，並不限定於如圖54中說明般越下層則半導體層43(記憶胞之電流路徑)之寬度越大之情形。
進而，記憶胞陣列111之構成並不限定於上述實施形態中說明之構成。即，只要為因干擾而產生之記憶胞電晶體MT之閾值變動成為問題的記憶裝置即可廣泛應用。因此，上述說明之實施形態並不限定於NAND型快閃記憶體，可應用於所有其他記憶裝置。又，各實施形態可分別單獨實施，亦可組合能夠組合之複數個實施形態而實施。
對本發明之若干個實施形態進行了說明，但該等之實施形態係作為例子而提出者，並不試圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍內，且同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
SU0~SU3‧‧‧串單元
Vinit‧‧‧初始值
WL0、WL1、WL2、WL7‧‧‧字元線
△V1、△V2‧‧‧偏移量
α、β‧‧‧感度係數

Claims (19)

  1. 一種半導體記憶裝置，其特徵在於：其係以作為複數個記憶胞之集合之頁為單位寫入資料者，且包含：第1頁，其係複數個第1記憶胞之集合；第2頁，其係複數個第2記憶胞之集合；第3頁，其係複數個第3記憶胞之集合；及列解碼器，其對上述第1至第3記憶胞之閘極施加電壓；且於資料之寫入時，對上述第1頁寫入資料，其後，對上述第2頁寫入資料，上述資料之寫入動作包含編程動作及編程驗證動作，上述列解碼器於針對上述第1頁之編程驗證動作時，對上述第1記憶胞之閘極施加第1驗證電壓，於針對上述第2頁之編程驗證動作時，對上述第2記憶胞之閘極施加與上述第1驗證電壓不同之第2驗證電壓，於針對上述第3頁之編程驗證動作時，對上述第3記憶胞之閘極施加與上述第1及第2驗證電壓不同之第3驗證電壓，上述第2驗證電壓係相對於上述第1驗證電壓偏移至少第1係數之值，且上述第3驗證電壓係相對於上述第1驗證電壓偏移至少與上述第1係數不同之第2係數之值。
  2. 如請求項1之半導體記憶裝置，其中上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  3. 如請求項1之半導體記憶裝置，其中上述第1及第2記憶胞係設置於半導體基板上方之第1層內， 上述第3記憶胞係設置於較上述第1層更下層之第2層，於上述資料之寫入時，對上述第1及第2頁寫入資料後，對上述第3頁寫入資料，上述第3驗證電壓係低於上述第2驗證電壓之電壓，且上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  4. 如請求項1之半導體記憶裝置，其中上述第1記憶胞係設置於半導體基板上方之第1層，上述第2記憶胞係設置於較上述第1層更下層之第2層，上述第3記憶胞係設置於較上述第2層更下層之第3層，上述資料係以上述第1至第3頁之順序寫入，上述第3驗證電壓係高於上述第2驗證電壓之電壓，上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  5. 如請求項1之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；且上述第1及第2記憶胞係設置於半導體基板上方之第1層內，上述第3及第4記憶胞係設置於較上述第1層更下層之第2層，上述資料係以上述第1至第4頁之順序寫入，上述列解碼器於針對上述第3及第4頁之編程驗證動作時，對上述第3及第4記憶胞之閘極分別施加第3及第4驗證電壓，上述第4驗證電壓係高於上述第3驗證電壓之電壓，上述第3驗證電壓係高於上述第2驗證電壓之電壓，上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  6. 如請求項1之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；第1字元線，其連接於上述第1及上述第2記憶胞之閘極；及第2字元線，其連接於上述第3及上述第4記憶胞之閘極；且 上述第1至第4記憶胞係設置於半導體基板上方之第1層內，上述資料於被寫入上述第1及第2頁後，被寫入上述第3及第4頁，上述列解碼器於針對上述第3及第4頁之編程驗證動作時，對上述第3及第4記憶胞之閘極分別施加第3及第4驗證電壓，上述第4驗證電壓係高於上述第3驗證電壓之電壓，上述第3驗證電壓係高於上述第2驗證電壓之電壓，上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  7. 如請求項1之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；第1字元線，其連接於上述第1及上述第3記憶胞之閘極；及第2字元線，其連接於上述第2及上述第4記憶胞之閘極；且上述第1至第4記憶胞係設置於半導體基板上方之第1層內，上述資料於被寫入上述第1及第2頁後，被寫入上述第3及第4頁，上述列解碼器於針對上述第3及第4頁之編程驗證動作時，對上述第3及第4記憶胞之閘極分別施加第3及第4驗證電壓，上述第4驗證電壓係高於上述第3驗證電壓之電壓，上述第3驗證電壓係低於上述第2驗證電壓之電壓，上述第2驗證電壓係高於上述第1驗證電壓之電壓。
  8. 一種半導體記憶裝置，其特徵在於：其係以作為複數個記憶胞之集合之頁為單位寫入資料者，且包含：第1頁，其係複數個第1記憶胞之集合；第2頁，其係複數個第2記憶胞之集合；第3頁，其係複數個第3記憶胞之集合；及 感測放大器，其於資料之寫入時，自上述第1頁及上述第2頁讀出資料而執行編程驗證動作；且於上述資料之寫入時，對上述第1頁寫入資料，其後對上述第2頁寫入資料，上述感測放大器於針對上述第1頁之編程驗證動作時，使用第1感測期間而判定上述資料，於針對上述第2頁之編程驗證動作時，使用與上述第1感測期間不同之第2感測期間而判定上述資料，於針對上述第3頁之編程驗證動作時，使用上述第1及第2感測期間不同之第3感測期間而判定上述資料，上述第2感測期間係相對於上述第1感測期間偏移至少第1係數之值，上述第3感測期間係相對於上述第1感測期間偏移至少與上述第1係數不同之第2係數之值。
  9. 如請求項8之半導體記憶裝置，其中上述第2感測期間係長於上述第1感測期間之期間。
  10. 如請求項8之半導體記憶裝置，其中上述第1及第2記憶胞係設置於半導體基板上方之第1層內，上述第3記憶胞係設置於較上述第1層更下層之第2層，於上述資料之寫入時，於對上述第1及第2頁寫入資料後，對上述第3頁寫入資料，上述第3感測期間短於上述第2感測期間，上述第2感測期間短於上述第1感測期間。
  11. 如請求項8之半導體記憶裝置，其中上述第1記憶胞係設置於半導體基板上方之第1層內，上述第2記憶胞係設置於較上述第1層更下層之第2層， 上述第3記憶胞係設置於較上述第2層更下層之第3層，上述資料係以上述第1至第3頁之順序寫入，上述第3感測期間長於上述第2感測期間，上述第2感測期間長於上述第1感測期間。
  12. 如請求項8之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；且上述第1及第2記憶胞係設置於半導體基板上方之第1層內，上述第3及第4記憶胞係設置於較上述第1層更下層之第2層，上述資料係以上述第1至第4頁之順序寫入，上述感測放大器於針對上述第3及第4頁之編程驗證動作時，分別使用第3及第4感測期間而判定資料，上述第4感測期間長於上述第3感測期間，上述第3感測期間長於上述第2感測期間，上述第2感測期間長於上述第1感測期間。
  13. 如請求項8之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；第1字元線，其連接於上述第1及第2記憶胞之閘極；及第2字元線，其連接於上述第3及第4記憶胞之閘極；且上述第1至第4記憶胞係設置於半導體基板上方之第1層內，上述資料於被寫入上述第1及第2頁後，被寫入上述第3及第4頁，上述感測放大器於針對上述第3及第4頁之編程驗證動作時，分別使用第3及第4感測期間而判定資料，上述第4感測期間長於上述第3感測期間，上述第3感測期間長於上述第2感測期間，上述第2感測期間長於上述第1感測期間。
  14. 如請求項8之半導體記憶裝置，其進而包含：第4頁，其係複數個第4記憶胞之集合；第1字元線，其連接於上述第1及第3記憶胞之閘極；及第2字元線，其連接於上述第2及第4記憶胞之閘極；且上述第1至第4記憶胞係設置於半導體基板上方之第1層內，上述資料於被寫入上述第1及第2頁後，被寫入上述第3及第4頁，上述感測放大器於針對上述第3及第4頁之編程驗證動作時，分別使用第3及第4感測期間而判定資料，上述第4感測期間長於上述第3感測期間，上述第3感測期間短於上述第2感測期間，上述第2感測期間長於上述第1感測期間。
  15. 如請求項1或8之半導體記憶裝置，其中上述記憶胞係積層於半導體基板上方，上述第1係數及上述第2係數係與上述記憶胞存在於上述半導體基板上之任一層對應的值。
  16. 如請求項1或8之半導體記憶裝置，其中上述記憶胞可保持2位元以上之資料，且上述第1係數及上述第2係數係與寫入上述記憶胞之資料對應之值。
  17. 如請求項1或8之半導體記憶裝置，其中上述複數個第1記憶胞係設置於半導體基板上方之第1層內，且上述複數個第2記憶胞係設置於上述半導體基板上方之與上述第1層不同之第2層內。
  18. 如請求項1或8之半導體記憶裝置，其中 上述複數個第1記憶胞係沿半導體基板上方之複數個層而依序積層，且上述複數個第2記憶胞係沿上述半導體基板上方之上述複數個層而依序積層。
  19. 如請求項18之半導體記憶裝置，其進而包含：複數個積層構造，其等於上述半導體基板上，沿相對於該半導體基板表面之垂直方向即第1方向而交替地積層絕緣層與第1半導體層，且具有沿與上述第1方向正交之第2方向之條紋形狀；字元線，其係形成於上述複數個積層構造之側面，且於各積層構造間共用地連接；第1選擇控制線，其係形成於上述複數個積層構造中之第1積層構造之一端側之側面，且選擇該第1積層構造；及第2選擇控制線，其係形成於上述複數個積層構造中之第2積層構造之另一端側之側面，且選擇該第2積層構造；且上述積層之上述第1半導體層係作為上述第1記憶胞或上述第2記憶胞之電流路徑而發揮功能。
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