CN110751971A - 存储系统和数据写入方法 - Google Patents

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Abstract

实施方式涉及存储系统和数据写入方法。存储系统包括：存储装置，包括设置在半导体基板的上方的第一串单元和第二串单元；和控制器，控制存储装置；第一串单元包括：连接于位线的第一晶体管、连接于源线的第二晶体管、以及在第一晶体管与第二晶体管之间串联连接的多个存储单元；第二串单元包括：连接于位线的第三晶体管、连接于源线的第四晶体管、以及在第三晶体管与第四晶体管之间串联连接的多个存储单元；第一晶体管的栅连接于第一选择线，第三晶体管的栅连接于第二选择线，第一选择线和第二选择线被独立地控制，第一串单元中的多个存储单元包括第一存储单元和第二存储单元，第二串单元中的多个存储单元包括第三存储单元和第四存储单元。

Description

存储系统和数据写入方法
本申请是申请日为2013年12月18日、申请号为201380081671.9、发明名称为“半导体存储装置”的中国专利申请的分案申请。
技术领域
本发明的实施方式涉及半导体存储装置、存储系统和数据写入方法。
背景技术
已知有存储单元呈三维排列而成的NAND型闪存。
发明内容
发明要解决的问题
提供一种能够提高工作可靠性的半导体存储装置。
用于解决问题的技术方案
实施方式的半导体存储装置是一种以页为单位写入数据的半导体存储装置，所述页为多个存储单元的集合。半导体存储装置具备：第1页，为多个第1存储单元的集合；第2页，为多个第2存储单元的集合；第3页，为多个第3存储单元的集合；以及行解码器，向第1存储单元至第3存储单元的栅施加电压。在数据的写入时，向第1页写入数据，然后向第2页写入数据。数据的写入动作包含编程动作和编程校验动作。行解码器在进行对第1页编程的校验动作时，向第1存储单元的栅施加第1校验电压，在对第2页进行编程校验动作时，向第2存储单元的栅施加与第1校验电压不同的第2校验电压。在进行对第3页的编程校验动作时，向第3存储单元的栅施加与第1校验电压和第2校验电压不同的第3校验电压。第2校验电压是相对于第1校验电压至少变动了第1系数的值。第3校验电压是相对于第1校验电压至少变动了与第1系数不同的第2系数的值。
附图说明
图1是第1实施方式的存储系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的存储单元阵列(memory cell array)的电路图。
图4是第1实施方式的存储单元阵列的剖视图。
图5是表示第1实施方式的存储单元(memory cell)的阈值分布的图。
图6是第1实施方式的写入动作的流程图。
图7是第1实施方式的写入动作时的时间图。
图8是第1实施方式的区块(block)的剖视图。
图9是第1实施方式的偏移表(offset table)的概念图。
图10是表示第1实施方式的校验电平(verify level)的变化的时间图。
图11是表示存储单元的阈值分布的变化的图。
图12是表示第1实施方式的存储单元的阈值分布的变化的图。
图13是第2实施方式的区块的剖视图。
图14是第2实施方式的偏移表的概念图。
图15是表示第2实施方式的校验电平的变化的时间图。
图16是第2实施方式的区块的剖视图。
图17是第2实施方式的偏移表的概念图。
图18是表示第2实施方式的校验电平的变化的时间图。
图19是第2实施方式的区块的剖视图。
图20是第2实施方式的偏移表的概念图。
图21是表示第2实施方式的校验电平的变化的时间图。
图22是第2实施方式的区块的剖视图。
图23是第2实施方式的偏移表的概念图。
图24是表示第2实施方式的校验电平的变化的时间图。
图25是表示第3实施方式的字线地址与灵敏度系数的关系的图。
图26是NAND串(string)的剖视图。
图27是表示存储单元的阈值分布的变动的图。
图28是第3实施方式的NAND串的剖视图。
图29是表示第3实施方式的字线地址与灵敏度系数的关系的图。
图30是表示第3实施方式的字线地址与灵敏度系数的关系的图。
图31是表示第3实施方式的字线地址与灵敏度系数的关系的图。
图32是第4实施方式的感测电路的电路图。
图33是第4实施方式的写入动作的流程图。
图34是第4实施方式的校验时的时间图。
图35是与第4实施方式的第1写入方式相应的偏移表的概念图。
图36是与第4实施方式的第2写入方式相应的偏移表的概念图。
图37是与第4实施方式的第3写入方式相应的偏移表的概念图。
图38是与第4实施方式的第4写入方式相应的偏移表的概念图。
图39是与第4实施方式的第5写入方式相应的偏移表的概念图。
图40是第4实施方式的半导体存储装置的框图。
图41是第4实施方式的感测电路的电路图。
图42是第4实施方式的校验时的各种信号的时间图。
图43是第4实施方式的校验时的信号SEN和XXL的时间图。
图44是第5实施方式的半导体存储装置的剖视图。
图45是第5实施方式的区块的电路图。
图46是表示第5实施方式的字线地址与灵敏度系数的关系的图。
图47是第5实施方式的第1变形例的存储单元阵列的剖视图。
图48是第5实施方式的第1变形例的存储单元阵列的电路图。
图49是第5实施方式的第2变形例的存储单元阵列的剖视图。
图50是表示第5实施方式的第2变形例的字线地址与灵敏度系数的关系的图。
图51是第6实施方式的存储单元阵列的电路图。
图52是第6实施方式的存储单元阵列的立体图。
图53是第6实施方式的存储单元阵列的平面图。
图54是沿着图53的54-54线的剖视图。
图55是沿着图53的55-55线的剖视图。
图56是沿着图53的56-56线的剖视图。
图57是第6实施方式的写入动作的流程图。
图58是第6实施方式的校验时的存储单元阵列的电路图。
图59是第6实施方式的校验时的各种信号的时间图。
图60是第6实施方式的存储单元的平面图。
图61是第6实施方式的存储单元的平面图。
图62是第6实施方式的存储单元的平面图。
图63是第6实施方式的存储单元的平面图。
图64是第7实施方式的存储单元阵列的立体图。
图65是第7实施方式的存储单元阵列的平面图。
图66是沿着图65的66-66线的剖视图。
图67是沿着图65的67-67线的剖视图。
具体实施方式
以下，关于实施方式参照附图进行说明。在进行该说明时，在整个附图的范围内，对共同的部分标注共同的参照标号。
1.第1实施方式
针对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元在半导体基板的上方层叠而成的三维层叠型NAND型闪存为例进行说明。
1.1关于结构
1.1.1关于存储系统的结构
首先，针对包含本实施方式的半导体存储装置的存储系统的结构，使用图1进行说明。图1是本实施方式的存储系统的框图。
如图所示，存储系统1具备NAND型闪存100和控制器200。控制器200和NAND型闪存100例如也可以通过它们的组合构成一个半导体装置，作为例子能列举SDTM卡这样的存储卡(memory card)、SSD(solid state drive：固态硬盘)等。
NAND型闪存100具备多个存储单元，对数据进行非易失地存储。NAND型闪存100的结构的详细情况将在后面叙述。
控制器200对来自外部的主机设备的命令进行响应，对NAND型闪存100发出读出、写入、擦除等命令。另外，管理NAND型闪存100的存储空间。
控制器200具备主机接口电路210、内存(RAM)220、处理器(CPU)230、缓存240、NAND接口电路250以及ECC电路260。
主机接口电路210经由控制总线与主机设备连接，掌管与主机设备之间的通信。并且，将从主机设备接收到的命令和数据分别向CPU230和缓存240传送。另外对CPU230的命令进行响应，将缓存240内的数据向主机设备传送。
NAND接口电路250经由NAND总线与NAND型闪存1连接，掌管与NAND型闪存100之间的通信。并且，将从CPU230接收到的命令向NAND型闪存100传送，另外在写入时将缓存240内的写入数据向NAND型闪存100传送。进而在读出时，将从NAND型闪存100读出的数据向缓存240传送。
CPU230对控制器200整体的动作进行控制。例如，在从主机设备接收到写入命令时，对此进行响应，发出基于NAND接口的写入命令。在读出和擦除时也同样如此。另外，CPU230执行损耗均衡(wear leveling)等用于管理NAND型闪存100的各种处理。进而CPU230执行各种运算。例如，执行数据的加密处理、随机化(randomize)处理等。
ECC电路260执行数据的纠错(ECC：Error Checking and Correcting)处理。即ECC电路260在数据的写入时基于写入数据生成奇偶校验，在读出时根据奇偶校验生成校验子(syndrome)来检测错误，并订正该错误。此外，CPU230也可以具有ECC电路260的功能。
内存220例如是DRAM等的半导体存储器，作为CPU230的工作区域使用。并且内存220保持用于管理NAND型闪存100的固件、各种管理表等。本实施方式的内存220保持偏移表。偏移表是表示在后述的数据的编程校验时所使用的校验电压的偏移(offset)的表。就偏移表而言，在下述的1.3项中详细地进行说明。
1.1.2关于半导体存储装置的结构
接着，针对半导体存储装置100的结构进行说明。
1.1.2.1关于半导体存储装置的整体结构
图2是本实施方式的NAND型闪存100的框图。如图所示NAND型闪存100大致具备芯部110和周边电路120。
芯部110具备存储单元阵列111、行解码器112、以及感测放大器113。
存储单元阵列111具备多个(在图2的例子中为3个)区块BLK(BLK0、BLK1、BLK2、…)，所述区块BLK(BLK0、BLK1、BLK2、…)为分别与字线以及位线进行了关联的多个非易失性存储单元的集合。区块BLK成为数据的擦除单位，同一区块BLK内的数据被一并擦除。区块BLK的每一个具备多个串单元(string unit)SU(SU0、SU1、SU2、…)，所述串单元SU(SU0、SU1、SU2、…)为将存储单元(memory cell)串联连接而成的NAND串114的集合。当然，存储单元阵列111内的区块数、1区块BLK内的串单元数是任意的。
行解码器112对区块地址、页地址进行解码，选择对应的区块的任一条字线。并且，行解码器112对选择字线以及非选择字线施加适当的电压。
感测放大器113在数据的读出时，对从存储单元读出至位线的数据进行感测和放大。另外在数据的写入时，将写入数据传送给存储单元。向存储单元阵列111的数据的读出以及写入以多个存储单元为单位进行，该单位为页。
周边电路120具备程序装置(Sequencer)121、电荷泵(Charge pump)122、寄存器(Register)123、以及驱动器(Driver)124。
驱动器124将数据的写入、读出、以及擦除所需的电压供给至行解码器112、感测放大器113、以及未图示的源线驱动器。该电压被行解码器112、感测放大器113、以及源线驱动器施加给存储单元(后述的字线、选择栅线、背栅线、位线、以及源线)。
电荷泵122对从外部提供的电源电压进行升压，将必要的电压供给至驱动器124。
寄存器123保持各种信号。例如，保持数据的写入、擦除动作的状态，由此向控制器通知动作是否正常完成。或者，寄存器123也能够保持各种表。
程序装置121控制NAND型闪存100整体的动作。
1.1.2.2关于存储单元阵列111
接着，针对上述存储单元阵列111的结构的详细内容进行说明。图3是区块BLK0的电路图。其他的区块BLK也具有同样的结构。
如图所示，区块BLK0例如包含4个串单元SU(SU0～SU3)。另外各个串单元SU包含多个NAND串114。
NAND串114的每一个包含例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2、背栅晶体管BT。存储单元晶体管MT具备层叠栅，非易失地保持数据，所述层叠栅包含控制栅和电荷蓄积层。此外，存储单元晶体管MT的个数不限于8个，也可以是16个、32个、64个、128个等、并不对该数量进行限定。背栅晶体管BT也与存储单元晶体管MT同样地具备包含控制栅和电荷蓄积层的层叠栅。其中，背栅晶体管BT并不是用于保持数据，而是在数据的写入、读出、以及擦除时仅仅作为电流路径发挥功能。存储单元晶体管MT以及背栅晶体管BT配置为其电流路径在选择晶体管ST1、ST2之间串联连接。此外，背栅晶体管BT设置在存储单元晶体管MT3和MT4之间。该串联连接的一端侧的存储单元晶体管MT7的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。
串单元SU0～SU3各自的选择晶体管ST1的栅分别与选择栅线SGD0～SGD3共同连接，选择晶体管ST2的栅分别与选择栅线SGS0～SGS3共同连接。而位于同一区块BLK0内的存储单元晶体管MT0～MT7的控制栅分别与字线WL0～WL7共同连接，背栅晶体管BT的控制栅与背栅线BG(在区块BLK0～BLK2中分别为BG0～BG2)共同连接。
即，字线WL0～WL7以及背栅线BG在同一区块BLK0内的多个串单元SU0～SU3之间共同连接，而选择栅线SGD、SGS即使在同一区块BLK0内也按每个串单元SU0～SU3而独立。
另外，在存储单元阵列111内呈矩阵状配置的NAND串114中、位于同一行的NAND串114的选择晶体管ST1的电流路径的另一端与某一位线BL(BL0～BL(L-1)，(L-1)是1以上的自然数)共同连接。即，位线BL在多个区块BLK间将NAND串114共同连接。另外，选择晶体管ST2的电流路径的另一端与源线SL共同连接。源线SL例如在多个区块间将NAND串114共同连接。
如前所述，位于同一区块BLK内的存储单元晶体管MT的数据被一并擦除。而数据的读出以及写入按照任一区块BLK的任一串单元SU中的、任一字线WL所共同连接的多个存储单元晶体管MT而一并进行。将该单位称为“页”。
就存储单元阵列111的结构而言，例如，记载在“三维层叠非易失性半导体存储器”这一于2009年3月19日申请的美国专利申请12/407，403号中。另外，记载在“三维层叠非易失性半导体存储器”这一于2009年3月18日申请的美国专利申请12/406，524号、“非易失性半导体存储装置及其制造方法”这一于2010年3月25日申请的美国专利申请12/679，991号“半导体存储器及其制造方法”这一于2009年3月23日申请的美国专利申请12/532，030号中。这些专利申请整体在本申请说明书中通过参照而引用。
关于存储单元阵列111的一个结构例，使用图4进行简单说明。图4是NAND串114的剖视图。图4所示的构造为，NAND串114在记载了图4的纸面的深度方向(D2)排列多个且它们共有字线WL、选择栅线SGD、SGS、以及背栅线BG而形成1个串单元SU。
在半导体基板上例如形成感测放大器113等的周边电路，在该周边电路上形成存储单元阵列111。即，如图4所示，在半导体基板上方，形成作为背栅线BG发挥功能的导电层(例如多晶硅层)21。进而在导电层21上形成作为字线WL发挥功能的多个导电层(例如多晶硅层)23a～23d。进而在导电层23d上，形成作为选择栅线SGS以及SGD发挥功能的导电层(例如多晶硅层)27a以及27b。
并且，贯通上述导电层27a、27b、以及23a～23d而形成内存空洞22。在该内存空洞22的侧面依次形成区块绝缘膜25a、电荷蓄积层(绝缘膜)25b、以及栅绝缘膜25c，进而在内存空洞22内埋入有导电膜26。导电膜26作为NAND串114的电流路径发挥功能，是在存储单元晶体管MT工作时形成信道的区域。
进而，在导电膜26上形成导电膜30a以及30b，在导电膜30a上形成源线层31，在导电膜30b上经由导电膜32形成位线层33。
1.1.2.3关于存储单元晶体管的阈值分布
图5表示本实施方式的存储单元晶体管MT的能够取得的阈值分布。如图所示存储单元晶体管MT能够根据该阈值保持例如2位(bit)数据。该两位数据按照阈值从低到高的顺序依次为例如“E”电平、“A”电平、“B”电平、以及“C”电平。
“E”电平是数据被擦除了的状态下的阈值，例如具有负值(也可以具有正值)，比校验电压EV低。“A”～“C”电平是向电荷蓄积层内注入了电荷的状态的阈值，“A”电平具有比读出电平“AR”高且比读出电平“BR”低的阈值。“B”电平具有比读出电平“BR”高且比读出电平“CR”低的阈值。“C”电平具有比读出电平“CR”高的阈值。
这样，能够取得4个阈值电平，由此，各个存储单元晶体管MT能够存储两位的数据(4-level data,4等级数据)。
1.2关于数据的写入动作
接着，关于本实施方式的数据的写入动作，参照图6进行说明。图6是本实施方式的写入动作的流程图。写入动作大致包含将电荷向电荷蓄积层注入使阈值上升的编程动作和确认作为编程动作的结果的阈值分布的变化的编程校验动作。此外，图6所示的处理主要通过程序装置121的控制来执行。
如图所示，首先NAND型闪存100从控制器200加载数据，并将该数据保持在感测放大器113中(步骤S10)。
接着，对程序装置121的命令进行响应，行解码器112向字线WL施加电压，感测放大器113向位线BL施加电压，由此将在步骤S10加载了的数据以页为单位对存储单元晶体管进行编程(步骤S11)。
接着，对程序装置121的命令进行响应，电荷泵122根据页地址以及写入顺序，设定并产生校验电压Vpvfy(步骤S12)。然后，行解码器112将校验电压Vpvfy施加到选择字线WL，执行编程校验动作(步骤S13)。即，例如按照程序装置113的命令，感测放大器113从选择页中读出数据。然后，程序装置113基于读出数据，确认存储单元晶体管MT的阈值是否上升到所希望的值。以下，在校验中将上升到了所希望的值的情况称为“通过”，将没有上升到的情况称为“未通过”。
若选择页中的全部的位在校验中通过(步骤S14，是)，则对该页的写入动作结束。另一方面，若任一位在校验中未通过(步骤S14，否)，即，在存在写入尚未完成的位的情况下，程序装置121返回至步骤S11，再次执行编程。此时，例如按照程序装置121的命令，电荷泵122根据页地址以及写入顺序使校验电压Vpvfy变动(shift)。即，将校验电压Vpvfy更新为(Vpvfy+ΔVx)。
在步骤S14中，若全部的位在校验中通过(步骤S14，是)，则程序装置121执行下一页的编程(步骤S15，否)。并且若全部的页的编程结束(步骤S15，是)，则写入动作完成。
图7是表示数据的写入时的各种配线的电位变化的时间图。
首先执行编程动作。即，在时刻t0，对选择串单元SU中的选择栅线SGD赋予“H”电平(VSGD_prog)，将选择晶体管ST1设为导通状态。将选择栅线SGS设为“L”电平(例如0V)，将选择晶体管ST2设为截止状态。
感测放大器113对在校验中没有通过的位线BL施加“L”电平(例如0V)，对已经通过的位线BL施加“H”电平(Vbl)(时刻t1)。
然后，行解码器112使选择栅线SGD的电位降低至VSGD(时刻t3)。电压VSGD是使被赋予了“L”电平的位线BL所对应的选择晶体管ST1导通、而使被赋予了“H”电平的位线BL所对应的选择晶体管ST2截止的电压。由此，在校验中已经通过的位线BL成为电浮动(floating)的状态。
然后，行解码器112对选择字线、非选择字线以及背栅线BG施加电压VPASS(时刻t4)，接着，使选择字线WL的电位上升至编程电压VPGM。电压VPASS是与保持数据无关而使存储单元晶体管MT导通的电压，编程电压是用于通过FN隧穿(FN tunneling)将电荷注入电荷蓄积层的、比VPASS大的电压。
通过施加电压VPGM，对存储单元晶体管MT进行数据编程。然后，行解码器112将全部的字线WL的电位设为0V，结束编程动作。
接着，程序装置121执行编程校验动作。即行解码器112对选择串单元SU中的选择栅线SGD以及SGS施加“H”电平(例如VSG)(时刻t8)。电压VSG是将选择晶体管ST1以及ST2设为导通状态的电压。
接下来，行解码器112对选择字线施加校验电压Vpvfy，对非选择字线施加电压VREAD。校验电压Vpvfy是与编程数据相应的值，电压VREAD是与保持数据无关而使存储单元晶体管MT导通的电压。
并且，感测放大器113对读出至位线BL的数据进行感测和放大。按照该读出结果，程序装置121判定对选择页的编程是否完成(也就是说在校验中是否通过)。若编程没有完成，则反复进行对选择页的编程动作。
另外，如前所述，行解码器112根据页地址和写入顺序，控制校验电压Vpvfy。更具体而言，基于偏移表，随着页地址推进(增加)，使校验电压Vpvfy上升。
1.3关于校验电压
接着，针对上述校验电压Vpvfy进行说明。校验电压Vpvfy例如由存储于控制器200的内存220的偏移表决定。该偏移表中的偏移(offset)量基于校验对象页和区块BLK内的页写入顺序而决定。
首先，针对本实施方式的写入顺序，使用图8进行说明。图8是沿着任一区块BLK的位线方向的剖视图。并且，通过沿纸面的深度方向排列多个图8所示的结构而构成1个区块BLK。另外，在图中用粗体表示的数字示出了以页为单位的写入顺序。
如图所示，在本实施方式中，首先选择任一字线WL，在该字线WL被选择的状态下，依次选择串单元SU0～SU3。然后，选择下一条字线WL，同样在该字线WL被选择的状态下，依次选择串单元SU0～SU3。
更具体而言，当选择字线WL0时，选择选择栅线SGD0，对串单元SU0内的存储单元晶体管MT0进行编程。接着，在字线WL0被选择的状态下，选择选择栅线SGD1，对串单元SU1内的存储单元晶体管MT0进行编程。然后同样地，依次选择选择栅线SGD2以及SGD3。在对串单元SU3内的存储单元晶体管MT0进行了编程后，接着在字线WL1被选择的状态下，依次选择SGD0～SGD3。然后，在对串单元SU3内的存储单元晶体管MT1进行了编程后，接着在字线WL2被选择的状态下，依次选择SGD0～SGD3。以下，同样地，选择到字线WL7为止。然后，按照上述的写入顺序，对各页分配页地址。因此，在图8所示的区块BLK中，对串单元SU0的字线WL0分配最前头页地址PG1，接着对串单元SU1的字线WL1分配第二个页地址PG2，最后对串单元SU3的字线WL7分配最终页地址PG32。
图9是本实施方式的偏移表的概念图。如图所示，偏移表按每个字线WL和串单元SU而保持有相对于某初始的校验电压Vinit的偏移(offset)量相关的信息。
在图中，记载为“USEL VPGM”的栏表示在串单元SU为非选择状态下受到编程电压VPGM的编程干扰(PD：Program Disturb)，记载为“SEL/USEL VPASS”的栏表示在选择状态或非选择状态下受到电压VPASS的编程干扰。并且，ΔV1表示在非选择状态下因受到编程电压VPGM的编程干扰而引起的阈值的变动(shift)量，ΔV2表示在选择状态或非选择状态下因受到编程电压VPGM的编程干扰而引起的阈值的变动量。进而，α表示相对于因VPGM引起的应力的灵敏度系数，β表示相对于因VPASS引起的应力的灵敏度系数。α以及β的值越大，则阈值因VPGM以及VPASS而越容易变动。另外在图9中用圆形记号表示的数字示出了某区块BLK中的页的选择顺序。并且校验电压Vpvfy被设定为对某初始的值Vinit加上了各栏的值而得到的值。
使用图9以及图10，针对校验电压Vpvfy的变化进行说明。图10是表示从图8中的最前头页地址PG1(串单元SU0的字线WL0)到最终页地址PG32(串单元SU3的字线WL7)为止写入数据时的、校验电压Vpvfy的变化的时间图。
如图所示，在向最前头页地址PG1写入数据时，校验电压Vpvfy被设定为初始的值Vinit，该值通过行解码器112被施加给选择字线WL。在向下一页地址PG2写入数据时，校验电压Vpvfy按照图9所示的偏移表，提升(step up)了α·1·ΔV1。也就是说，设为Vpvfy＝(Vinit+α·1·ΔV1)。同样地，在向下一页地址PG3写入数据时，设为Vpvfy＝(Vinit+α·2·ΔV1)，进而在向下一页地址PG4写入数据时，设为Vpvfy＝(Vinit+α·3·ΔV1)。这样，依次提升校验电压Vpvfy。到此为止的4页PG1～PG4是全部被分配给同一字线WL1的页。
接下来数据将被写入的页是分配给字线WL1的页PG5～PG8。因此，校验电压Vpvfy按照偏移表提升，被设为Vpvfy＝(Vinit+β·4·ΔV2)。然后，Vpvfy随着页地址增加而提升。即，在向下一页地址PG6写入数据时，设为Vpvfy＝(Vinit+α·1·ΔV1+β·5·ΔV2)，进而在向下一页地址PG7写入数据时，设为Vpvfy＝(Vinit+α·2·ΔV1+β·6·ΔV2)，进而在向下一页地址PG8写入数据时，设为Vpvfy＝(Vinit+α·3·ΔV1+β·7·ΔV2)。
之后，同样地，写入数据直到最终页地址PG32为止。
1.4本实施方式的效果
根据本实施方式，能够提高半导体存储装置的工作可靠性。关于本效果，进行以下说明。
在三维层叠型NAND型闪存中，与存储单元在半导体基板上呈二维排列而成的类型的NAND型闪存(以下，称为平面NAND型闪存)相比，区块大小变大。因此，在三维层叠型NAND型闪存中，写入结束了的页受到编程干扰的次数比平面NAND型闪存大幅度增加。因此，即使进行使用了ISPP(Incremental Step Pulse Programming,增量步进脉冲编程)的编程，写入动作结束后的阈值分布在页间也有很大的偏差，不良位率有可能增加。
使用图11说明该情况。图11是表示例如在图8所示的NAND型闪存中，适用一般的数据写入方法，从擦除电平到执行了写入“A”电平的情况下的存储单元晶体管MT的阈值分布的变化的图。在图11中，示出了最前头页PG1(串单元SU0的字线WL0)、中间页PG16(串单元SU3的字线WL3)、以及最终页PG32(串单元SU3的字线WL7)。
如图所示，首先针对最前头页PG1进行数据编程。此时，将校验电平(校验电压)设定为“AR”，刚写入后的阈值分布在以“AR”为最小值的某一定的范围内。对于中间页PG16以及最终页PG32也同样如此。
但是，最前头页PG1的存储单元晶体管MT，在写入后，因对之后的页PG2～PG32的写入动作而受到应力。更具体而言，在向页PG2～PG4写入时受到VPGM的干扰，在向页PG5～PG32写入时受到VPASS的干扰。由于该干扰，页PG1的阈值上升至图11的“最终的Vth1分布”。
而中间页PG16的存储单元晶体管MT在写入后，因对之后的页PG17～PG32的写入动作而受到应力。然而，不会受到向页PG1～PG16写入时的影响(受到影响的是写入前的擦除电平，擦除电平的阈值变动因之后的写入而消失)。因此，中间页PG16受到的干扰量是最前头页PG1的大致一半，页PG16的最终阈值成为比页PG1的最终阈值低的值。
进而若着眼于最终页PG32，则由于在向页PG32写入时对页PG1～PG31的写入已经结束，所以页PG32不会受到其他页的编程干扰的影响。
这样，因受到编程干扰的次数，存储单元晶体管MT的阈值分布大幅不同，有可能损害数据的写入可靠性。
这一点，若是本实施方式，则通过使用偏移表就能够消除上述问题。也就是说，在本实施方式中，如图11所示，着眼于，越是页地址小的存储单元晶体管阈值就越向正方向变动这一情况，将校验电平设定为预先考虑了该变动(shift)量的值。
将该情况在图12中示出。图12与图11同样地，是表示图8所示的NAND型闪存中的存储单元晶体管MT的阈值分布的变化的图。
如图所示，将“A”电平的阈值分布中的理想的下限值设为了“AR”。于是在本实施方式中，在向最前头页PG1写入时，将校验电平设定为初始值Vinit。该初始值相当于在图11中说明的页PG1的阈值变动量。也就是说，刚向最前头页PG1写入后的阈值分布如图12所示设定地大幅低于所希望的值”AR”，更具体而言，为(“AR”-(α·3·ΔV1+β·31·ΔV2))。
然后，因在向之后的页PG2～PG32写入时受到的编程干扰，页PG1的阈值分布向所希望的分布变动。
对其他页PG2～PG32也同样如此。例如在中间页PG16的情况下，将校验电平设定地比“AR”低(α·3·ΔV1+β·15·ΔV2)。然后，通过在向页PG17～PG32写入时受到的编程干扰，页PG16的阈值分布向所希望的分布变动。
就最终页PG32而言，将校验电平设定为Vinit+(α·3·ΔV1+β·31·ΔV2)，该值与“AR”相等。将校验电平设定为该值的理由是，最终页PG32不会受到在向其他页PG1～PG31写入时的编程干扰的影响。
这样，根据本实施方式，预先预测由编程干扰导致的阈值分布的变动，将校验电平设定为与此相应的值。因此，能够减少写入动作完成后的页间的阈值分布的偏差，能够提高数据的写入动作可靠性。
2.第2实施方式
接着，针对第2实施方式的半导体装置进行说明。本实施方式是在上述第1实施方式中与区块内的页的写入顺序相关的一些变化所涉及的方式。以下仅针对与第1实施方式不同之处进行说明。另外，在第1实施方式中将使用图8说明的写入顺序称为“第1写入方式”，在本实施方式中针对第2至第5写入方式这4个方式进行说明。
2.1关于第2写入方式
首先，针对第2写入方式，使用图13进行说明。图13是沿着某区块BLK的位线方向的剖视图，与在第1实施方式中说明的图8相对应。
如图所示，在本实施方式中，首先选择任一串单元SU，在该串单元SU内依次选择字线WL0～WL7。然后，选择下一个串单元SU，同样地在该串单元SU内依次选择字线WL0～WL7。
更具体而言，选择选择栅线SGD0，由此选择串单元SU0，依次选择字线WL0～WL7，由此向串单元SU0的存储单元晶体管MT0～MT7依次写入数据。
接着，选择选择栅线SGD1，由此选择串单元SU1，依次选择字线WL0～WL7，由此向串单元SU1的存储单元晶体管MT0～MT7依次写入数据。
然后，同样地向串单元SU2以及SU3的存储单元晶体管MT依次写入数据。
图14是第2写入方式的偏移表的概念图。与图9同样地，在图中用圆形记号表示的数字示出了某区块BLK中的页的选择顺序。另外，图15是表示从图13中的最前头页地址PG1向最终页地址PG32写入数据时的、校验电压Vpvfy的变化的时间图。
如图所示，在向最前头页地址PG1写入数据时，将校验电压Vpvfy设定为初始的值Vinit。在向下一页地址PG2(串单元SU0的字线WL1)写入数据时，校验电压Vpvfy按照图14所示的偏移表，提升了β·1·ΔV1。也就是说，设为Vpvfy＝(Vinit+β·1·ΔV1)。同样地，在向下一页地址PG3写入数据时，设为Vpvfy＝(Vinit+β·2·ΔV1)，在向页地址PG8写入数据时，设为Vpvfy＝(Vinit+β·7·ΔV1)。这样，依次提升校验电压Vpvfy。到此为止的8页PG1～PG8全部是被分配给同一串单元SU0的页。
接下来数据将被写入的页是被分配给串单元SU1的页PG9。因此，校验电压Vpvfy按照偏移表进一步提升，设为Vpvfy＝(Vinit+α·1·ΔV1+β·8·ΔV2)。然后，随着页地址增加，Vpvfy也被提升。即，在向下一页地址PG10写入数据时，设为Vpvfy＝(Vinit+α·1·ΔV1+β·9·ΔV2)，进而在向下一页地址PG11写入数据时，设为Vpvfy＝(Vinit+α·1·ΔV1+β·10·ΔV2)。
之后，同样地，写入数据直到最终页地址PG32为止。在本例的情况下，与第1写入方式不同，始终提升校验电平。
2.2关于第3写入方式
接着，针对第3写入方式，使用图16进行说明。图16是沿着某区块BLK的位线方向的剖视图，与在第1实施方式说明的图8相对应。
如图所示在第3写入方式中，与第2写入方式同样地，首先选择任一串单元SU，在该串单元SU内依次选择字线WL。其中，在第2写入方式中字线WL以距选择栅线SGS由近到远的顺序(即字线WL0～WL7的顺序)被选择，而在第3写入方式中，从位于上层的层(layer)的字线(WL0、WL7)向位于下层的层的字线进行选择。
更具体而言，选择选择栅线SGD0，由此选择串单元SU0。并且，依次选择位于最上位层的字线WL0(PG1)以及WL7(PG2)，接着依次选择位于第2层的字线WL1(PG3)以及WL6(PG4)，接着依次选择位于第3层的字线WL1(PG5)以及WL5(PG6)，最后依次选择位于最下层的字线WL3(PG7)以及WL4(PG8)。通过以上，首先向串单元SU0内的全部的页写入数据。
接着，选择选择栅线SGD1，由此选择串单元SU1。并且与串单元SU0的情况同样地，从位于上位层的字线WL依次写入数据。
图17是第3写入方式的偏移表的概念图。与图9同样地，在图中用圆形记号表示的数字示出了某区块BLK中的页的选择顺序。另外，图18是表示从图16中的最前头页地址到最终页地址为止写入数据时的、校验电压Vpvfy的变化的时间图。
如图所示，第3写入方式中的偏移表以及校验电压Vpvfy的变化与在第2写入方式说明的图14以及图15中调换了字线WL的选择顺序而得到的等同。
2.3关于第4写入方式
接着，针对第4写入方式，使用图19进行说明。图19是沿着某区块BLK的位线方向的剖视图，与在第1实施方式说明的图8相对应。
如图所示在第4写入方式中，与第1写入方式同样，首先选择任一字线WL，依次选择与该字线WL连接的各串单元SU0～SU3中的存储单元晶体管MT。其中，在第1写入方式中，字线WL以距选择栅线SGS由近及远的顺序(即字线WL0～WL7的顺序)被选择，而在第4写入方式中，从位于上层的层的字线(WL0、WL7)向位于下层的层的字线进行选择。
更具体而言，首先选择位于最上层的字线WL0。并且，依次选择选择栅线SGD0～SGD3，由此，依次选择串单元SU0～SU3(PG1～PG4)。接着，选择同样位于最上层的字线WL7。并且同样依次选择串单元SU0～SU3(PG5～PG8)。通过以上，在区块BLK中向最上层的字线WL所对应的页的写入完成。
接着，选择位于第2层的字线WL1。并且，依次选择选择栅线SGD0～SGD3，由此，依次选择串单元SU0～SU3(PG9～PG12)。接着，选择同样位于第2层的字线WL6。并且同样依次选择串单元SU0～SU3(PG13～PG16)。通过以上，在区块BLK中向第2层的字线WL所对应的页的写入完成。
以下，同样向第3层以及最下层的字线WL所对应的页依次写入数据。
图20是第4写入方式的偏移表的概念图。与图9同样地，在图中中用圆形记号表示的数字示出了某区块BLK中的页的选择顺序。另外，图21是表示在从图19中的最前头页地址到最终页地址为止写入数据时的、校验电压Vpvfy的变化的时间图。
如图所示，第4写入方式中的偏移表以及校验电压Vpvfy的变化与在第1写入方式说明的图9以及图10中调换了字线WL的选择顺序而得到的等同。
2.4关于第5写入方式
接着，针对第5写入方式，使用图22进行说明。图22是沿着某区块BLK的位线方向的剖视图，与在第1实施方式说明的图8相对应。
如图所示在第5写入方式中，与第4写入方式同样地，首先选择最上层的字线WL，依次选择与该字线WL连接的各串单元SU中的存储单元晶体管MT。其中，在第4写入方式中以字线为单位从最上层按顺序选择存储单元晶体管MT，而在第5写入方式中，以串单元SU为单位进行选择。
更具体而言，首先选择串单元SU0。并且，依次选择位于最上层的字线WL0以及WL7(PG1以及PG2)。接着选择串单元SU1。并且，再次依次选择字线WL0以及WL7(PG3以及PG4)。接着选择串单元SU2。并且，再次依次选择字线WL0以及WL7(PG5以及PG6)。接着选择串单元SU3。并且，再次依次选择字线WL0以及WL7(PG7以及PG8)。通过以上，在区块BLK中向最上层的字线WL0以及WL7所对应的页的写入完成。
接着，再次选择串单元SU0。并且，依次选择位于第2层的字线WL1以及WL6(PG9以及PG10)。接着选择串单元SU1。并且，再次依次选择字线WL1以及WL6(PG11以及PG12)。接着选择串单元SU2。并且，依次选择字线WL1以及WL6(PG13以及PG14)。接着选择串单元SU3。并且，依次选择字线WL1以及WL6(PG15以及PG16)。由此，向第2层目的字线WL1以及WL6所对应的页的写入完成。
以下，同样地也向第3层以及最下层的字线所对应的页写入数据。
图23是第5写入方式的偏移表的概念图。与图9同样地，在图中用圆形记号表示的数字示出了某区块BLK中的页的选择顺序。另外，图24是表示在从图21中的最前头页地址到最终页地址为止写入数据时的、校验电压Vpvfy的变化的时间图。
如图所示，在为第5写入方式时，对位于同一层的字线的写入的期间、校验电平增加。但是，当切换选择层时，即，当选择位于更低层的字线时，校验电平降低了灵敏度系数α的项的值，从那起再次增加下去。
2.5本实施方式的效果
如上所述，第2实施方式能够适用于各种写入方式。
3.第3实施方式
接着，针对第3实施方式的半导体存储装置进行说明。本实施方式是与在上述第1以及第2实施方式说明的灵敏度系数α以及β相关的方式。以下，仅针对与第1以及第2实施方式不同之处进行说明。
3.1关于灵敏度系数α以及β
图25是表示本实施方式的灵敏度系数α以及β与字线地址(或者页地址)的对应关系的图。图25的页地址的分配是在第1实施方式说明的图8的情况，随着字线地址(或者页地址)增加，所选择的字线WL的层按照上层→中层→下层→中层→上层的顺序变化。
在本实施方式中，如图25所示，越是下层的字线，则使灵敏度系数α以及β越高，越是上层的字线，则使灵敏度系数α以及β越低。
3.2本实施方式的效果
在为本实施方式的灵敏度系数时，能够实现更高精度的编程校验，并且能够进一步减小阈值电压的分布幅度。关于本效果进行以下说明。
图26是NAND串114的剖面构造的概略图。在图26中，示出了字线WL的层叠数是(m+1)，字线条数是(2m+1)条的例子。本结构通过如下方法制造。即，首先形成背栅线BG。然后，层间绝缘膜和字线层交替各形成(m+1)层，接着，以贯通(m+1)层的层间绝缘膜和字线层的方式形成内存空洞MH。然后，在内存空洞MH内埋入多晶硅层。
在三维层叠型NAND型闪存中，通过增加该字线的层数，能够提高存储单元的集成度。然而，层数越增加，则内存空洞MH越成为锥状的形状，越是下层，则内存空洞MH的直径dMH越小，越是上层，则内存空洞MH的直径dMH越大。其结果，存储单元受到的干扰在层间不同。更具体而言，越是下层干扰越大，越是上层干扰越小。因该干扰的差异，阈值的变动量也按每层而不同。使用图27说明该情况。
图27是表示存储单元的阈值分布的图，示出了与最上层的字线、中间层的字线、以及最下层的字线连接的存储单元的、刚写入后到写入完成时为止的阈值的变化。在图27中，为了表示阈值变化与层之间的关系，示出了受到的编程干扰次数均相同的情况。
如图所示，在位于最上层的存储单元晶体管中，由于编程干扰小，所以阈值的变动也最少。而在最下层的存储单元晶体管中，由于受到很大的编程干扰的影响，阈值的变动也成为最大。
在本实施方式中，着眼于这一点，越是干扰大的下层，则越增大灵敏度系数α以及β的值。通过增大灵敏度系数α以及β，能够增大刚写入后的阈值分布与在区块整体的写入完成时的阈值分布之差，能够抵消图27所示的大的阈值变动。
3.3本实施方式的变形例
此外，能够在灵敏度系数α以及β的设定中选择各种方法。例如在上述实施方式中如在图25说明的那样，使灵敏度系数α以及β这两方具有层依赖性，但是也可以是至少仅使任一方具有层依赖性的情况。
另外在上述实施方式中将多个字线作为1个区(zone)管理，以该区为单位管理α以及β。在图28中示出了该情况。如图所示，对字线WL按每4层进行汇总管理。即，将形成在从最上层到第4层为止的层的字线WL0～WL3以及WL(2m-2)～WL(2m+1)作为区ZN1进行处理。另外将形成在从第5层到第8层为止的层的字线WL4～WL7以及WL(2m-6)～WL(2m-3)作为区ZN2进行处理。以下同样，将形成在位于最下层的4个层的字线WL(m-3)～WLm以及WL(m+1)～WL(m+4)作为区ZN((m+1)/4)进行处理。并且，对各区ZN分别设定灵敏度系数α以及β。
当然，灵敏度系数α以及β也可以不以区为单位，而以1条字线为单位。在图29中示出了该情况。图29是表示灵敏度系数α以及β相对于字线地址(或者页地址)的变化的图。在图29中，简单示出了在最下层的层中，内存空洞径dMH成为最小，越是上层的层，则内存空洞径dMH越大的情况。但是，内存空洞径dMH与层之间的关系并不是这样简单的关系，也有可能是更加复杂的情况。
例如，也可以是如下情况：从最下层到第N层为止直径dHM依次增大，在第(N+1)层中直径dMH变小，从那起直径dMH再次增大。在这样的情况下，灵敏度系数α以及β也并不是根据层的深度进行控制，而使根据直径dMH本身进行控制。即，并不特别限定内存空洞MH的直径dMH与层之间的关系。并且上述实施方式中，也可以根据依赖于直径dMH的干扰的大小使字线电压变化。因此，灵敏度系数α以及β相对于页地址的关系例如也可以是由如图30所示的图表示的情况。
进而，在存储单元晶体管MT为能够保持两位以上的数据的MLC(multi-levelcell,多级单元)的情况下，也可以针对各个写入电平分别设定灵敏度系数α以及β。
例如，在存储单元晶体管MT为能够保持两位数据的情况下，能对“A”电平、“B”电平、以及“C”电平的每一个电平分别执行校验动作。并且一般来说，“A”电平(阈值最低的写入电平)的存储单元晶体管MT最容易受到编程干扰的影响，“C”电平(阈值最高的写入电平)的存储单元晶体管MT最难受到编程干扰的影响。
因此，如图31所图示，也可以按每个写入电平准备灵敏度系数α以及β。并且，在进行阈值高的写入电平的校验时，能使用更大值的灵敏度系数α以及β。
4.第4实施方式
接着，针对第4实施方式的半导体存储装置进行说明。本实施方式并不是在上述第1至第3实施方式中，根据页地址以及写入顺序改变校验电压而使改变感测期间的实施方式。以下，针对两种类型的感测放大器进行说明，另外，仅针对与上述第1至第3实施方式不同之处进行说明。
4.1关于感测放大器的第1例
首先，针对感测放大器113的第1结构例进行说明。第1结构例是感测流经位线BL的电流的类型的感测放大器。感测放大器113例如具备与位线BL关联设置的多个感测电路。感测电路形成在半导体基板上，例如设置在上述说明的存储单元阵列111正下方。图32是感测电路的电路图。
如图所示，感测电路50具备感测放大器部51以及锁存电路52。此外，在各个存储单元晶体管保持两位以上的数据时，设置两个以上锁存电路。
感测放大器部51对读出至位线BL数据进行感测和放大，另外根据锁存电路52保持的数据向位线BL施加电压。即感测放大器部51是直接控制位线BL的模块。锁存电路52暂时保持数据。锁存电路52在数据的写入时，保持从控制器200接收到的写入数据。在数据的读出时，保持经感测放大器部51感测和放大的数据，并向控制器200发送。
感测放大器部51具备n信道MOS晶体管60～68、p信道MOS晶体管69、以及电容元件70。
晶体管60的栅被施加信号BLS，电流路径的一端与对应的位线BL连接。晶体管61的电流路径的一端与晶体管60的电流路径的另一端连接，栅被施加信号BLC，电流路径的另一端与节点SCOM连接。晶体管61用于将对应的位线BL电平固定(clamp)为与信号BLC相应的电位
晶体管69是用于对位线BL以及电容元件70充电的晶体管，在栅连接有节点INV_S，漏与节点SSRC连接，源被提供电源电压VDD。晶体管62是用于对位线BL进行预充电的晶体管，栅被提供信号BLX，漏与节点SSRC连接，源与节点SCOM连接。晶体管64是用于对电容元件70充电的晶体管，栅被提供信号HLL，漏与节点SSRC连接，源与节点SEN连接。晶体管63是用于在数据感测(data sense)时对节点SEN进行放电的晶体管，栅被提供信号XXL，漏与节点SEN连接，源与节点SCOM连接。晶体管68是用于将位线BL固定为一定电位的晶体管，栅与节点INV_S连接，漏与位线BL连接，源与节点SRCGND连接。
电容元件70在位线BL预充电时被充电，一方电极与节点SEN连接。另一方电极被提供信号CLK。
晶体管65的栅被提供信号BLQ，源与节点SEN连接，漏与节点LBUS连接。节点LBUS是用于将感测放大器部51和数据锁存器52连接的信号路径。晶体管66是用于将读出数据存储于数据锁存器52的晶体管，栅被提供信号STB，漏与节点LBUS连接。
晶体管67是用于对读出数据是“0”还是“1”进行感测(sense)的晶体管，栅与节点SEN连接，漏与晶体管66的源连接，源接地。
节点INV_S是锁存电路52内的节点，能够取得与锁存电路52的保持数据相应的电平。例如，在数据的读出时选择存储单元成为接通(on)状态，若节点SEN充分降低，则节点INV_S成为“H”电平。另一方面，选择存储单元为断开(off)状态，若节点SEN保持一定电位，则节点INV_S成为“L”电平。
在以上的结构中，各种控制信号通过例如程序装置121提供。就感测电路50的动作而言，在以下的4.2章详细进行说明。
4.2关于数据的写入动作
接着，针对使用了第1结构例的感测放大器113的数据的写入方法，使用图33进行说明。图33是表示本实施方式的数据写入方法的流程图。如图所示，本实施方式与在第1实施方式说明的图6的方法的不同之处在于，变更感测期间Tpvfy而非变更校验电压Vpvfy。即，在数据的编程后(步骤S11)，例如程序装置121根据页地址以及写入顺序设定感测期间Tpvfy(步骤S20)。然后，感测电路50仅在所设定的感测期间Tpvfy感测位线电流，由此执行编程校验动作(步骤S21)。
若选择页中的全部位在校验中通过(步骤S14，是)，则对该页的写入动作结束。另一方面，若任一位在校验中未通过(miss)(步骤S14，否)，则例如程序装置121返回步骤S11再次执行编程。此时，例如程序装置121根据页地址以及写入顺序使感测期间Tpvfy变动。即，将感测期间Tpvfy更新为(Tpvfy+ΔTx)。
若在步骤S14中全部位在校验中通过(步骤S14，是)，则程序装置121执行下一页的编程(步骤S15，是)。并且若全部页的编程结束(步骤S15，是)，则写入动作完成。
图34是表示进行编程校验动作时的各配线的电压变化的时间图。如图所示，通过行解码器112向选择字线、非选择字线、以及选择栅线SGD、SGS施加预定的电位(时刻t0)。即行解码器112向选择字线施加校验电压Vpvfy，向非选择字线施加电压VREAD。进而行解码器112向选择栅线SGD、SGS施加电压。即行解码器112向与选择串单元SU对应的选择栅线SGD以及SGS施加电压VSG，使选择晶体管ST1以及ST2导通。另一方面，行解码器112向与非选择串单元SU对应的选择栅线SGD以及SGS施加例如0V或负电压VBB，使选择晶体管ST1以及ST2截止。
接着，程序装置121将信号BLS设为“H”电平，将感测电路50与对应的位线BL连接。另外将节点INV_S复位(reset)，设为“L”电平。
然后，感测电路50对位线BL进行预充电。即程序装置121将信号BLX以及BLC设为“H”电平(时刻t1)。由此，经由晶体管60～62、69的电流路径，位线BL利用电压VDD进行预充电。另外，电压Vclamp是决定位线电压的电压，位线电压成为通过电压Vclamp被电平固定了的电压Vbl。
接着，感测电路50对节点SEN进行充电。即，程序装置121将信号HLL设为“H”电平(时刻t2)。“H”电平的信号HLL的电位是电压VH，并且是能够对晶体管64传送电压VDD的电压。由此，晶体管64成为导通状态，节点SEN被电压VDD充电。进行节点SEN的充电直到时刻t3为止。通过节点SEN的电位成为VDD，晶体管67成为导通状态。
接着，感测电路50对位线BL进行感测。即，程序装置121将信号XXL设为“H”电平(时刻t4)。由此晶体管63成为导通状态，节点SEN与位线BL电连接。于是，若选择存储单元为接通状态，则电流从节点SEN流向源线SL，节点SEN的电位降低。另一方面，若选择存储单元为断开状态，则电流不从节点SEN流向源线SL，节点SEN的电位大致维持VDD。程序装置121仅在先前叙述过的期间Tpvfy内将信号XXL设为“H”电平(生效)。
最后，感测电路50对数据进行选通(strobe)。即程序装置121将信号STB设为“H”电平(时刻t6)。由此，晶体管66成为导通状态。若晶体管67成为导通状态(也就是说SEN＝“H”)，则对节点LBUS进行放电直到成为大致VSS，在节点INV_S存储“L”电平。若晶体管67为截止状态(也就是说SEN＝“L”)，则节点LBUS的电位维持VDD，在节点INV_S存储“H”电平。
4.3关于偏移表
本实施方式的感测期间Tpvfy存储于在第1至第3实施方式说明的偏移表。图35至图39分别是在第1以及第2实施方式说明的第1至第5写入方式中所使用的偏移表的概念图。
在图中，Δt1与在串单元SU为非选择状态下因受到编程电压VPGM的编程干扰而引起的阈值的变动量对应。另外，Δt2与在选择状态或非选择状态下因受到编程电压VPGM的编程干扰而引起的阈值的变动量对应。
如图所示，本实施方式的偏移表保持相对于初始的感测期间Tinit的偏移(offset)量。例如在第1写入方式中，如图35所示，在选择串单元SU0的字线WL0(PG1)时，将感测期间设为初始的值Tinit。在选择串单元SU1的字线WL0(PG2)时，感测期间相对于初始值延长了α·Δt1，设为(Tinit+α·Δt1)。另外，在选择串单元SU1的字线WL1(PG6)时，感测期间设为(Tinit+α·Δt1+β·5·Δt2)。并且在最后选择串单元SU3的字线WL7(PG32)时，感测期间设为最长的(Tinit+α·3·Δt1+β·31·Δt2)。
各写入方式中的偏移(offset)量相当于在图9、图14、图17、图20、以及图23中将ΔV1以及ΔV2分别改写为Δt1以及Δt2而得到的偏移(offset)量。因此，各写入方式中的感测期间Tpvfy的变化相当于在图10、图15、图18、图21、以及图24中同样将ΔV1以及ΔV2替换为Δt1以及Δt2，将Vinit替换为Tinit，并且将纵轴替换为感测期间Tpvfy而得到的变化。
4.4关于感测放大器的第2例
接着，针对感测放大器113的第2结构例进行说明。第2结构例是对位线BL的电压进行感测的类型的感测放大器。
在电压感测方式的感测放大器中，屏蔽(shield)邻接的位线而进行感测动作。即，在电压感测方式中，对位线的电压变动进行感测。在此，在对一方的位线进行放电的情况下，与其邻接的位线由于耦合(coupling)而受到被放电的位线的电位变动的影响。其结果，有可能发生数据的误读出。因此，在电压感测方式中，按每个偶数位线、以及奇数位线读出数据。并且，在从偶数位线读出数据时将奇数位线固定为一定电位(屏蔽)，在从奇数位线读出数据时将偶数位线固定为一定电位。
在屏蔽该邻接的位线的方法(以下，称为“位线屏蔽法”)中，如图40所示，感测放大器113具有多个感测电路(S/A&latch)，1个感测电路(S/A&latch)由2条位线所共有。也就是说，将邻接的位线分类为偶数(EVEN)和奇数(ODD)，采用了邻接的偶数和奇数的位线共有1个感测电路的结构。
在该位线屏蔽法的读出动作中，在读出第偶数条位线的数据的情况下，将偶数位线用转移栅(BLSe)接通，将偶数位线与感测放大器连接。此时，通过将接地用晶体管(BIASo)导通，使奇数位线与BLCRL连接而设为预定的电位。在该状态下，在感测放大器(S/A)对偶数位线进行预充电时，由于奇数位线的电位仍然保持为预定的电位，所以偶数位线不会受到奇数位线的影响，能适当进行预充电。该预充电电位由信号BLC这一栅电压决定，例如为0.7V。
另一方面，在读出奇数位线的数据的情况下，将奇数位线用转移栅(BLSo)接通，将奇数位线与感测放大器连接。此时，通过将接地用晶体管(BIASe)导通，由此将偶数位线与BLCRL连接。在该状态下，在感测放大器(S/A)对奇数位线进行预充电时，由于偶数位线的电位仍然保持为一定，所以奇数位线不会受到偶数位线的影响，能适当进行预充电。该预充电电位也与对偶数位线进行预充电时同样，为通过信号BLC进行电平固定的电压。
这样，在位线屏蔽法中，在读出动作时将邻接的非选择位线设为接地状态，由此不会受到邻接的位线的信号的影响，能够进行准确的读出动作。
图41是与图40所示的一组位线对BLe以及BLo(例如BL0和BL1)对应的感测电路(S/A&latch)的电路图。
如图所示，感测电路具有主要数据缓存(Primary Data Cache：PDC)430、二级数据缓存(Secondary Data Cache：SDC)431、3个动态数据缓存(Dynamic Data Cache：DDC)433(433-1～433-3)、以及临时数据缓存(Temporary Data Cache：TDC)434。此外，动态数据缓存433以及临时数据缓存434根据需要设置即可。另外，动态数据缓存433在编程时也能够作为保持用于向位线写入VDD(高电位)和VSS(低电位)的中间电位(VQPW)的数据的缓存而使用。
主要数据缓存430具有时钟反相器(clocked inverter)CLI1、CLI2以及n信道型晶体管NMOS5。二级数据缓存431具有时钟反相器CLI3、CLI4和n信道型晶体管NMOS6、NMOS7。动态数据缓存433具有n信道型晶体管NMOS4、NMOS9。另外，临时数据缓存434具有电容C1。此外，主要数据缓存430、二级数据缓存431、动态数据缓存433以及临时数据缓存434的电路结构并不限定于图41所示的结构，也可以采用其他电路结构。
另外，在图41的例子中，在数据缓存(data cache)中作为控制数据的输入输出的晶体管而使用n信道MOS晶体管，但也可以使用p信道MOS晶体管。
并且，感测放大器通过n信道MOS晶体管HN2e以及HN2o，与对应的偶数位线BLe以及奇数位线BLo分别连接。向晶体管HN2e以及HN2o的栅分别输入信号BLSe以及BLSo。另外，偶数位线BLe以及奇数位线BLo连接有n信道MOS晶体管HN1e以及HN1o的源。分别向晶体管HN1e以及HN1o的各自的栅输入信号BIASe以及BIASo，向漏输入信号BLCRL。
4.5关于编程校验动作
图42表示第2结构例的感测放大器的、编程校验时的各种信号的时间图。该校验动作与在图33说明的步骤S21的处理相对应。另外，各信号由例如在图2说明的程序装置141提供。
如图所示，在时刻t0，首先，将选择区块的选择串单元的选择栅线(SGD)设为“高”电平。另外，在感测放大器中，将预充电电源电位VPRE设为VDD。向非选择选择栅线SGD施加0V或非选择电压VBB(例如负电压)。
接下来在时刻t1，在芯部进行字线WL的创建(set up)。即，行解码器112向选择字线施加校验电压Vpvfy，向非选择字线施加电压VREAD。
另外，感测放大器预先对作为读出对象的位线(在图42的例子中为偶数位线BLe)进行预充电。具体而言，将信号BLPRE设为“高”电平而使晶体管NMOS11导通，由此以电压VDD对临时数据缓存(TDC)434进行预充电。
接着在时刻t2～t3，进行位线选择信号BLSe以及BLSo、偏置选择信号BIASe以及BIASo的设定。由于在图42的例子中选择偶数位线BLe，所以将偶数位线选择信号BLSe设为“高”电平，由于将奇数位线BLo固定为BLCRL(＝Vss)，所以将信号BIASo设为“高”。
另外，向信号BLC施加位线预充电用的钳位电压(clamp voltage)Vclamp，由此将偶数位线BLe例如预充电至0.7V。
以上，在芯部中，将偶数位线BLe充电至0.7V，将奇数位线BLo固定为Vss。
接着，在时刻t4，将信号BLC设定为0V，将位线BLe设为电浮动的状态。
接着，在时刻t5，向所选择的串单元的源侧的选择栅线SGS施加Vsg。向其他非选择选择栅线SGS施加0V或非选择电压VBB(例如负电压)。由此，若存储单元的阈值比校验电平高，则位线不放电，若比校验电平低，则读出电流流动而对位线进行放电。
接着，在时刻t9～t10，在信号VPRE成为VDD的状态下，通过将信号BLPRE设为Vsg，将临时数据缓存TDC预充电为VDD。
接下来在时刻t11～t12，向信号BLC施加感测用电压Vsen。此时，若选择位线BLe的电位比Vsen-Vth高，则晶体管NMOS10(被提供了信号BLC的晶体管)保持截止的状态，在节点TDC中保持VDD。Vth是存储单元晶体管的阈值电压。另一方面，若选择位线BLe的电位比Vsen-Vth低，则由于晶体管NMOS10导通，所以节点TDC被放电而大致与位线BLe的电位(例如0.4V)相等。
接着在时刻t13～t14，感测到的数据被二级数据缓存SDC获取。具体而言，一旦将信号SEN2以及LAT2设为断开(off)状态，将信号EQ2设为VDD，由此，节点SEN1与节点N2电位相同。然后，设为信号BLC2＝VDD+Vth，将TDC的数据传送给SDC。其结果，在原本节点TDC为“高”的情况下，SDC的数据成为“1”。另外，在节点TDC为“低”(例如0.4V)的情况下，SDC的数据成为“0”。
以上，从偶数位线BLe读出数据。然后，在时刻t14～t15进行修复(recovery)动作，对各节点以及信号进行复位。
奇数位线BLo的读出也同样进行。该情况下，与图42的例子相反，将信号BLSo设为“高”、将信号BLSe设为“低”。另外，将信号BIASe设为“高”，将信号BIASo设为“低”。
这样，也能够适用于在感测放大器113中具备电压感测方式的感测放大器的半导体存储装置。并且在该情况下，感测期间Tpvfy成为向信号BLC施加了电压Vsen的期间。该期间通过与图35至图39所示的写入方式相应的偏移表，例如由程序装置121设定。
4.6本实施方式的效果
即使是本实施方式的结构，也能够得到与上述第1至第3实施方式同样的效果。
即，在上述第1至第3实施方式中，通过根据页地址以及写入顺序使校验电压变化，如图12所说明的那样，将向全部的页的写入结束后的阈值电压设为所希望的范围内的值。
而在本实施方式中，通过使感测期间Tpvfy根据页地址以及写入顺序变化，得到同样的效果。关于这一点，使用图43进行说明。图43是表示感测放大器的上述第1结构例(电流感测型的感测放大器)的校验时的节点SEN的电位以及信号XXL的电位变化的时间图。
作为一例，假定在校验时，从对节点SEN预充电起到放电为止的电位变化如图43所示。
此时，在感测放大器中，通过将信号XXL设为“高”电平，对节点SEN进行放电而感测数据。在本实施方式中，该信号XXL生效的期间Tpvfy因页地址以及写入顺序而变化。例如就最前头页PG1而言，期间Tpvfy设为最短，就最终页PG32而言设为最长。
于是，在为图43所示的例子时，在最前头页PG1中，由于期间Tpvfy短，所以在信号XXL设为“低”电平的时刻t2，节点SEN比数据判定阈值Vsen_th高。因此，页PG1在校验中通过。由此，不执行对页PG1的进一步的编程动作。
另一方面，在最终页PG32中，由于期间Tpvfy长，所以在信号XXL设为“低”电平的时刻t3，节点SEN比数据判定阈值Vsen_th低。因此，页PG32在校验中未通过。由此，对页PG32进一步执行编程动作。
以上，在因干扰的影响而阈值电压容易变动的页中，通过缩短感测期间Tpvfy，节点SEN的电位以更高的电平与阈值Vsen_th进行比较。另一方面，在阈值电压难以变动的页中，通过延长感测期间Tpvfy，节点SEN的电位以充分降低的电平与阈值Vsen_th进行比较。由此，能够进行与在第1实施方式说明的图12同样的写入动作。
以上，针对电压感测型的第2结构例中的感测放大器也同样。即在为第2结构例时，由于页地址以及写入顺序而使节点TDC的放电期间变化的结果是，能得到同样的效果。
当然，对本实施方式也能够适用第2、第3实施方式。即，能够适用第2至第5写入方式，也能够如在第3实施方式说明的那样设定灵敏度系数α以及β。
5.第5实施方式
接着，针对第5实施方式的半导体存储装置进行说明。本实施方式是在第1至第4实施方式中将存储单元阵列111的结构进行了变形得到的方式。以下，仅针对与第1至第4实施方式不同之处进行说明。
5.1关于存储单元阵列的结构
图44是本实施方式的存储单元阵列111的、沿着位线方向的剖视图，与在第1实施方式说明的图4相对应。
如图所示，半导体层26可以是1条柱状的形状而不是如在图4说明的那样的U字型的形状。该情况下，如图44所示，在半导体基板的上方形成源线层31，在该源线层31上形成多个柱状的半导体层30以及26。并且，在半导体层30以及26的周围，按从下向上的顺序形成选择晶体管ST2、存储单元晶体管MT0～MT7、以及选择晶体管ST1，进而形成位线层33。在本结构的情况下，无需背栅晶体管BT。
图45是沿着本实施方式的某区块BLK的位线方向的等价电路图，在图中用圆形记号表示的数字示出了写入的顺序。在图45中，示出了适用了在上述第1实施方式说明的第1写入方式的情况。
如图所示，数据的写入从最下层的字线WL0开始，在最上层的字线WL7完成。即，首先选择最下层的字线WL0，在该字线WL0被选择的状态下，依次选择串单元SU0～SU3(选择栅线SGD0～SGD3)。然后，选择位于字线WL0的上层的字线WL1，同样在该字线WL1被选择的状态下，依次选择串单元SU0～SU3。以下，同样地直到选择到最上层的字线WL7为止。
因此，在图45所示的区块BLK中，对串单元SU0的字线WL0分配最前头页地址PG1，接着对串单元SU1的字线WL0分配第2个页地址PG2，最后对串单元SU3的字线WL7分配最终页地址PG32。该页地址的分配与第1写入方式同样。
5.2关于校验电压
本实施方式的偏移表与在第1实施方式说明的图9同样，页地址与校验电压的关系也与图10同样。
其中，在灵敏度系数α以及β具有层依赖性的情况下，在第3实施方式说明的图25的关系在本实施方式中如图46那样。即，灵敏度系数α以及β与页地址一起减少。其原因在于，页地址越大，则所选择的字线位于越上层。换言之，是因为页地址越大，则内存空洞的直径越大，干扰的影响越小。
5.3本实施方式的效果
如上所述，第1至第4实施方式也能够适用于具有图44所示的构造的NAND型闪存。
此外，上述实施方式以适用第1写入方式的情况为例进行了说明，但是当然也可以适用第2至第5写入方式。适用了第2至第5写入方式时的偏移表以及校验电压如图14以及图15、图17以及图18、图20以及图21、图23以及图24所示。
5.4本实施方式的变形例
5.4.1第1变形例
图47以及图48示出了本实施方式的第1变形例的存储单元阵列的结构，图47是与图44对应的剖视图，图48是与图45对应的电路图。
如图所示，NAND串114例如也可以在p型阱区域50上形成。在阱区域50上形成立柱30a。另外在阱区域50内形成n+型杂质扩散层51以及p+型杂质扩散层52。并且在扩散层51上形成接触塞(contact plug)53，以与接触塞53连接的方式形成作为源线SL发挥功能的金属配线层55。另外在扩散层52上形成接触塞54，以与接触塞54连接的方式形成作为阱线CPWELL发挥功能的金属配线层56。阱线CPWELL是用于对阱区域50提供电位的配线。金属配线层55以及56与作为位线BL发挥功能的金属配线层33例如在同一层形成。
另外在区块BLK内，选择栅线SGS共同连接。选择晶体管ST2的栅绝缘膜29a不仅形成在立柱30a的侧面，还形成阱区域50上，在串单元SU间共同连接。进而选择晶体管ST2的栅电极27a埋入邻接的立柱30a间的区域，形成至扩散层51附近。
根据本结构，选择晶体管ST2作为4端子器件(栅、源、漏、基板)发挥功能。并且，能够通过阱线CPWELL向阱区域50以及立柱26提供电压。因此，通过向阱线CPWELL赋予正电压，向字线WL赋予0V或负电压，能够进行由FN隧穿实现的数据擦除。
另外，在数据的读出时，选择晶体管ST2的信道不仅形成在立柱30a侧面，还沿着栅绝缘膜29a形成在阱区域50的表面。由此，各NAND串114的电流路径经由扩散层51以及接触塞53与源线SL电连接。因此，阱区域50和栅电极27a之间的栅绝缘膜29a的膜厚、与立柱30a和栅电极27a之间的栅绝缘膜29a的膜厚程度相同。
此外，接触塞53以及54可以在区块BLK的边界部分形成，也可以在区块BLK内的某特定的区域形成。
5.4.2第2变形例
接着，针对第2变形例使用图49进行说明。图49示出了在图47的例子中将内存空洞分为两个步骤形成的情况下的存储单元阵列的剖面构造，强调图示了在内存空洞产生的锥形状。
如在第3实施方式说明的那样，在三维层叠型NAND型闪存中，越增加字线层数，则越能够提高集成度，而另一方面内存空洞MH的深度也越深。并且深度越深，则内存空洞MH的底部与上部的直径的差异也越大。其结果，为了使内存空洞MH切实开口至底部，内存空洞MH的上部的直径变大，邻接的内存空洞MH容易短路。另一方面，若减小内存空洞MH的上部的直径，则不能使内存空洞完全开口，成为内存空洞打开不良的原因。
因此，也可以分多个步骤使内存空洞MH开口。图49示出了分两个步骤进行开口的情况。在图49中，在形成了选择栅线SGS以及字线WL0～WL3的阶段，首先形成第1内存空洞MH。然后，在第1内存空洞MH内形成栅绝缘膜、电荷蓄积层等，进而利用多晶硅层向第1内存空洞MH内埋入。
接着，在依次形成字线WL4～WL7以及选择栅线SGD之后，形成第2内存空洞MH。第2内存空洞MH以其底部到达第1内存空洞的上表面的方式形成。并且，从内存空洞MH具有锥形状来看，第2内存空洞MH的底面的直径比第1内存空洞MH的上表面的直径小。因此如图49所示，栅绝缘膜、电荷蓄积层、以及区块绝缘膜在字线WL0～WL3和WL4～WL7上不连续。
在图50中示出上述结构中的灵敏度系数α以及β与字线地址(或者页地址)的对应关系。如图所示，就字线WL0～WL3而言，由于内存空洞径依次变大下去，所以灵敏度系数α以及β也降低下去。但是，在字线WL3和WL4之间，内存空洞径成为不连续，所以字线WL4的内存空洞直径比字线WL3的内存空洞直径大。因此，灵敏度系数α以及β也增大。这样，灵敏度系数α以及β能够按照内存空洞直径而适当设定。
此外，本例不论在图44所示的构造中还是在图4所示的构造中，都同样适用。
6.第6实施方式
接着，针对第6实施方式的半导体存储装置进行说明。本实施方式是对具有与第5实施方式不同的结构的存储单元阵列111的半导体存储装置适用了第1至第4实施方式得到的实施方式。以下，仅针对与第1至第5实施方式不同之处进行说明。
6.1关于存储单元阵列的结构
图51是本实施方式的存储单元阵列111的电路图，示出了任1个区块BLK的结构。如图所示，区块BLK具备多个存储单元(memory unit)MU(MU1、MU2)。在图51中仅图示了2个存储单元MU，但是也可以是3个以上，并不限定其数量。
存储单元MU的各自分别具备例如4个串组GR(GR1～GR4)。此外，在存储单元MU1以及MU2之间进行区别时，将存储单元MU1的串组GR分别称为GR1-1～GR4-1，将存储单元MU2的串组GR分别称为GR1-2～GR4-2。
串组GR各自分别具备例如3个NAND串SR(SR1～SR3)。当然，NAND串SR的数量不限定于3个，也可以是4个以上。NAND串SR各自分别具备选择晶体管ST1以及ST2、以及4个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数量不限定于4个，可以是5个以上，也可以是3个以下。
在串组GR内，3个NAND串SR1～SR3在半导体基板上依次层叠，NAND串SR1在最下层形成，NAND串SR3在最上层形成。即，在第1实施方式说明的图4中，NAND串内的存储单元晶体管MT在半导体基板面的垂直方向上层叠而成，而在本实施方式中，NAND串内的存储单元晶体管MT在与半导体基板面平行的方向上排列，该NAND串在垂直方向上层叠。并且，同一串组GR所包含的选择晶体管ST1以及ST2分别与同一选择栅线GSL1以及GSL2连接，位于同一列的存储单元晶体管MT的控制栅与同一字线WL连接。进而，某串组GR内的3个选择晶体管ST1的漏与彼此不同的位线BL连接，选择晶体管ST2的源与同一源线SL连接。
第奇数个串组GR1以及GR3、和第偶数个串组GR2以及GR4中，选择晶体管ST1以及ST2以其位置关系相反的方式配置。即在为图51的例时，串组GR1以及GR3的选择晶体管ST1配置在NAND串SR的左端，选择晶体管ST2配置在NAND串SR的右端。而串组GR2以及GR4的选择晶体管ST1配置在NAND串SR的右端，选择晶体管ST2配置在NAND串SR的左端。
并且，串组GR1以及GR3的选择晶体管ST1的栅与同一选择栅线GSL1连接，选择晶体管ST2的栅与同一选择栅线GSL2连接。另一方面，串组GR2以及GR4的选择晶体管ST1的栅与同一选择栅线GSL2连接，选择晶体管ST2的栅与同一选择栅线GSL1连接。
另外，某存储单元MU所包含的4个串组GR1～GR4与彼此同一位线BL连接，不同的存储单元MU与彼此不同的位线BL连接。更具体而言，在存储单元MU1中，串组GR1～GR4中的NAND串SR1～SR3的选择晶体管ST1的漏分别经由列选择栅CSG(CSG1～CSG4)与位线BL1～BL3连接。列选择栅CSG具有例如与存储单元晶体管MT、选择晶体管ST1以及ST2等同样的结构，在各存储单元MU中，选择与位线BL连接的1个串组GR。因此，与各串组GR进行了关联的列选择栅CSG1～CSG4的栅由各自不同的控制信号线SSL1～SSL4控制。
具有以上说明的结构的存储单元MU在记载于图51的纸面上沿上下方向排列多个。所述多个存储单元MU共有存储单元MU1和字线WL以及选择栅线GSL1以及GSL2。另一方面，位线BL是独立的，例如对存储单元MU2而言，关联有与存储单元MU1的位线不同的3条位线BL4～BL6。与各存储单元MU关联的位线BL的条数与1个串组GR所包含的NAND串SR的总数相对应。因此，若NAND串为4层，则位线BL也设置4条，其他的数量的情况也同样。另外，控制信号SSL1～SSL4可以在存储单元MU间共用，或者也可以进行独立控制。
在上述结构中，从各存储单元MU逐一选择的串组GR中的与同一字线WL连接的多个存储单元晶体管MT的集合，成为“页“。
图52以及图53是区块BLK的立体图以及平面图，图54是沿着图53的54-54线的剖视图，图55是沿着图53的55-55线的剖视图，图56是沿着图53的56-56线的剖视图。在图52、图54、以及图56中图示有1个存储单元MU，图53以及图55图示有2个存储单元MU1以及MU2。
如图所示，在半导体基板40上形成绝缘膜41，在绝缘膜41上形成区块BLK。
通过在绝缘膜41上形成沿着与第1方向正交的第2方向的条纹形状的、例如4个翅片型构造44(44-1～44-4)，形成有1个存储单元MU，所述第1方向是相对于半导体基板40表面垂直的方向。翅片型构造44各自分别包含沿着第2方向设置的绝缘膜42(42-1～42-4)和半导体层43(43-1～43-3)。并且在翅片型构造44的每一个中，通过将绝缘膜42-1～42-4和半导体层43-1～43-3交替层叠，形成有在相对于半导体基板40的表面垂直的方向上延伸的4条层叠构造。该翅片型构造44的每一个相当于在图51说明的串组GR。并且，最下层的半导体层43-1相当于NAND串SR1的电流路径(形成信道的区域)，最上层的半导体层43-3相当于NAND串SR3的电流路径，位于它们中间的半导体层43-2相当于NAND串SR2的电流路径。
在翅片型构造44的上表面以及侧面依次形成有栅绝缘膜45、电荷蓄积层46、区块绝缘膜47、以及控制栅48(参照图54)。电荷蓄积层46例如由绝缘膜形成。另外控制栅48由导电膜形成，作为字线WL或选择栅线GSL1以及GSL2发挥功能。字线WL以及选择栅线GSL1以及GSL2在多个存储单元MU间以跨越多个翅片型构造44的方式形成。另一方面，控制信号线SSL1～SSL4按每个翅片型构造44而独立。
翅片型构造44中，其一端部引出至区块BLK的端部，在所引出的区域与位线BL连接。即，当作为一例着眼于存储单元MU1时，将第奇数个翅片型构造44-1以及44-3的一端部引出至沿着第2方向的区域而共同连接，在该区域形成接触塞BC1～BC3。形成于该区域的接触塞BC1将串组GR1以及GR3的半导体层43-1与位线BL1连接，与半导体层43-2以及43-3绝缘。接触塞BC2将串组GR1以及GR3的半导体层43-2与位线BL2と连接，与半导体层43-1以及43-3绝缘。接触塞BC3将串组GR1以及GR3的半导体层43-3与位线BL3连接，与半导体层43-1以及43-2绝缘。
另一方面，将第偶数个翅片型构造44-2以及44-4的一端部引出至在第2方向上相对的区域而与翅片型构造44-1以及44-3的一端部共同连接，在该区域形成接触塞BC1～BC3。形成于该区域的接触塞BC1将串组GR2以及GR4的半导体层43-1与位线BL1，与半导体层43-2以及43-3绝缘。接触塞BC2将串组GR2以及GR4的半导体层43-2与位线BL2连接，与半导体层43-1以及43-3绝缘。接触塞BC3将串组GR2以及GR4的半导体层43-3与位线BL3连接，与半导体层43-1以及43-2绝缘。
当然，上述的说明是存储单元MU1的情况，例如在存储单元MU2的情况下，形成接触塞BC4～BC6，所述接触塞BC4～BC6将半导体层43-1～43-3分别与位线BL4～BL6连接(参照图55)。
另外，在翅片型构造44的另一端上形成接触塞SC。接触塞SC将半导体层43-1～43-3与源线SL连接。
在上述结构中，NAND串SR1～SR3所包含的存储单元晶体管的大小互不相同。更具体而言，如图54所示，在各翅片型构造44中，就沿着半导体层43的第3方向的宽度而言，越位于低的层其宽度越大，越位于高的层其宽度越小。即，半导体层43-1的宽度最宽，半导体层43-3的宽度最窄，半导体层43-2的宽度位于中间。也就是说，因制造偏差而特性互不相同的多个存储单元晶体管MT包含在1页中。
6.2关于写入动作
接着，针对本实施方式的数据的写入动作，参照图57进行说明。图57是本实施方式的写入动作的流程图，与在第1实施方式说明的图6对应。以下，作为一例，针对使用在图41说明的感测电路的情况进行说明，但是使用在图32说明的感测电路的情况也同样。
如图所示，与第1实施方式同样，首先，执行步骤S10～S11的处理。接下来，例如对程序装置121的命令进行响应，电荷泵122设定并产生校验电压Vpvfy以及电压Vclamp_n(步骤S30)。电压Vclamp_n作为信号BLC使用。
然后，行解码器112向选择字线WL施加校验电压Vpvfy，程序装置121向NMOS10施加信号BLC(电压Vclamp_n)，由此，执行校验动作(步骤S31)。此外，电压Vclamp_n的n为1以上的自然数，与对应的NAND串SR被设置的层相对应。即在本例的情况下，对位于最下层的NAND串SR1所对应的位线BL的信号BLCLAMP赋予电压Vclamp_1。对位于最上层的NAND串SR3所对应的位线BL的信号BLCLAMP赋予电压Vclamp_3。并且，对位于中间层的NAND串SR2所对应的位线BL的信号BLCLAMP赋予电压Vclamp2。
若选择页中的全部位在校验中通过(步骤S14，是)，则对该页的写入动作结束。否则(步骤S14，否)，程序装置121返回步骤S11，再次执行编程。此时，例如电荷泵122按照程序装置121的命令，根据页地址以及写入顺序使校验电压Vpvfy变动。进而，程序装置121使信号BLC的电位Vclamp_n根据页地址以及写入顺序而变动(步骤S32)。即，将钳位电压Vclamp_n更新为(Vclamp_n+ΔVx2_n)。
图58是包含2个存储单元MU1以及MU2的区块BLK的电路图，并示出了校验时的各种配线的电压关系，另外，图59是表示各种配线的电位变化的时间图，并示出了选择奇数位线BLo的情况。在图58中，为了简化说明，示出了仅2个存储单元MU1以及MU2包含在区块BLK中的情况，另外，示出了通过选择控制信号线SSL1以及SSL5，选择了存储单元MU1中的串组GR1-1和存储单元MU2中的串组GR1-2的情况。因此，在串组GR1-1以及GR1-2中连接于同一字线WL的6个存储单元晶体管MT中、由与奇数位线BLo连接的3个存储单元晶体管MT形成1页，另外由与偶数位线BLe连接的3个存储单元晶体管MT形成1页。此外，为了纸面合适，仅图示了所选择的串组GR1-1以及GR1-2，另外省略了列选择栅CSG的图示。以下进行的说明在选择了其他串组GR的组合的情况下也同样。
如图所示，向源线SL1施加正电压VCSL，也向非选择位线BLe施加正电压VCSL。另外，行解码器112通过分别向控制信号线GSL1以及GSL2提供“H”电平，使选择晶体管ST1以及ST2成为导通状态。进而，行解码器112向选择字线WL4施加校验电压Vpvfy，向非选择字线WL1～WL3施加电压VREAD。
并且，程序装置121设定信号BLC的电压。此时，程序装置121将与位于最下层的NAND串SR1连接的位线BL1所对应的信号BLC的电压设为Vclamp1(＝Vc_init-Vshift_bot_1)。另外将与位于中间层的NAND串SR2连接的位线BL5所对应的信号BLC的电压设为Vclamp2(＝Vc_init-Vshift_mid_1)。进而，将与位于最上层的NAND串SR3连接的位线BL3所对应的信号BLC的电压设为Vclamp3(＝Vc_init-Vshift_top_1)。此外，有Vshift_top_1＜Vshift_mid_1＜Vshift_bot_1这一关系。其结果，奇数位线BL1、BL5、以及BL3分别以(Vclamp1-Vtblc)、(Vclamp2-Vtblc)、以及(Vclamp3-Vtblc)进行预充电。其中，Vtblc是晶体管NMOS10的阈值。另外，Vc_init是钳位电压的某基准值。
然后，将信号BLC的电压设为0V。由此，若选择页中的存储单元晶体管MT处于导通状态，则电流从源线SL流向位线BL，位线BL的电位成为(Vpvfy-Vth)。Vth是存储单元晶体管MT的阈值。
6.3关于页的选择顺序和校验电压
接着，针对本实施方式的页选择顺序和校验电压进行说明。
6.3.1第1例
图60是本实施方式的存储单元MU1的平面图，并示出了页选择顺序的第1例。用图中的圈围起来的数字表示页的选择顺序。
如图所示，若为本例，则首先选择字线WL1。然后，依次选择串组GR1-1～GR4-1。接下来选择字线WL2。然后，选择串组GR1-1～GR4-1。以下，同样地，进行选择直到字线WL4为止。
该情况下的偏移表与在第1实施方式说明的图9中，将串单元SU0～SU3分别替换为串组GR1～GR4，进而按各字线WL记录了与各位线BL相关的电压变动量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。
6.3.2第2例
图61是本实施方式的存储单元MU1的平面图，并示出了页选择顺序的第2例。
如图所示，若为本例，则首先选择字线WL4。然后，依次选择串组GR1-1～GR4-1。接下来选择字线WL3。然后，选择串组GR1-1～GR4-1。以下，同样地，进行选择直到字线WL1为止。
该情况下的偏移表与在图9中，将串单元SU0～SU3分别替换为串组GR1～GR4，并且针对字线WL使选择顺序反过来，进而按各字线WL记录了与各位线BL相关的电压变动量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。
6.3.3第3例
图62是本实施方式的存储单元MU1的平面图，并示出了页选择顺序的第3例。
如图所示，若为本例时，选择任一串组GR，在所选择的串组GR中依次选择字线WL1～WL4。即，首先选择串组GR1-1，在被选择的状态下依次选择字线WL1～WL4。接着选择串组GR2-1，依次选择字线WL1～WL4。以下，同样进行选择直到串组GR4-1为止。
该情况下的偏移表与在图14中，将串单元SU0～SU3分别替换为串组GR1～GR4，进而按各字线WL记录了与各位线BL相关的电压变动(shift)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。
6.3.4第4例
图63是本实施方式的存储单元MU1的平面图，并示出了页选择顺序的第4例。
本例是在上述第3例中将字线WL的选择顺序颠倒而得到的例子。即，首先选择串组GR1-1，在串组GR1-1被选择的状态下依次选择字线WL4～WL1。接着选择串组GR2-1，依次选择字线WL4～WL1。以下，同样进行选择直到串组GR4-1为止。
该情况下的偏移表与在图14中将串单元SU0～SU3分别替换为串组GR1～GR4，并且针对字线WL使选择顺序反过来，进而按各字线WL记录了与各位线BL相关的电压变动(shift)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。
6.4本实施方式的效果
通过本实施方式，也考虑到编程干扰的影响，而按照页地址来变更校验电平。由此，能够得到与第1实施方式同样的效果。
另外，根据本实施方式的结构，形成于不同层的多个存储单元晶体管包含在1页内。并且，形成于不同层的存储单元晶体管受到的干扰的程度因层而不同。更具体而言，越是位于下层的存储单元晶体管越强烈受到干扰的影响。但是由于这些存储单元晶体管与同一字线WL连接，所以通过字线电压来补偿层间的干扰的差异是很困难的。
因此，在本实施方式中，通过按层控制位线BL的电位，来补偿阈值的偏差。即，如图59所示，越是位于下层的NAND串SR的位线，则将预充电电位设定为越低，越是位于上层的NAND串SR的位线，则将预充电电位设定为越高。位于下层的存储单元晶体管中，由干扰导致的阈值变动大，其阈值电压容易向正侧移动。另一方面，位于上层的存储单元晶体管的阈值变动小。因此，通过预充电电位来补偿该阈值变动量的差。其结果，能够缩小读出数据后的位线电压(Vpvfy-Vth)的位线间的偏差。
此外如前所述，使用电压Vsen进行数据的判别。即，能通过位线电压VBL与(Vsen-Vtblc)的比较来判别数据。因此，不仅预充电电位具有层依赖性，电压Vsen也可以具有层依赖性。或者，也可以是预充电电位(上述的Vclamp1～Vclamp3)不具有层依赖性而使电压Vsen具有层依赖性的情况。
进而在本实施方式中，与电压Vpvfy同样地，也使电压Vclamp1～Vclamp3的值根据写入顺序而变动。更具体而言，越是受到电压VPGM以及VPASS的干扰越大的存储单元晶体管，则越降低预充电电位(即钳位电压Vclamp)。由此，能够更进一步提高动作可靠性。此时，钳位电压Vclamp1～Vclamp3(Vshift_bot、Vshift_mid、Vshift_top)的值也可以与电压Vpvfy的偏移(offset)量一起记录在偏移表中。
另外，本实施方式与第3实施方式同样，能够以区(zone)为单位进行管理。即，当NAND串SR的层数增加时，也可以将多个位线BL作为1个区进行管理，也可以以区为单位控制电压变动量。
7.第7实施方式
接着，针对第7实施方式的半导体存储装置进行说明。本实施方式与上述第6实施方式不同，是通过源线SL来选择NAND串SR1～SR3的方式。
7.1关于存储单元阵列的结构
图64是本实施方式的区块BLK的立体图，并示出了任1个存储单元MU。图65是存储单元MU的平面图，图66是沿着图65的66-66线的剖视图，图67是沿着图65的67-67线的剖视图。
如图所示，本实施方式的结构是在第6实施方式说明的结构中，将多个翅片型构造44的一端部引出至区块BLK的端部，在所引出的区域与位线BL连接，将另一端部共同连接、且连接于源线SL而得到的结构。并且，对应的翅片型构造44中的各半导体层43-1～43-3共同连接于位线BL(参照图67)。另一方面，源线SL相对于共同连接的翅片型构造44中的各半导体层43-1～43～3的每一个而独立设置(参照图66)。另外，在本例中，取消了第6实施方式中的控制信号线SSL。
7.2关于编程校验动作
本实施方式的编程校验动作基本上与第6实施方式相同。其中，若为本例时，1个串组GR所包含的多个NAND串SR共同连接于位线BL。因此，通过控制源线SL的电位，能从各串组GR中选择任1个NAND串SR。
例如，在选择最下层的NAND串SR1时，选择对应的源线SL1，向选择源线SL1施加例如1V。向其他非选择源线SL2以及SL3施加比选择源线SL1高的电压(例如1.5V)。
并且，如在第6实施方式说明的那样，根据页地址及其选择顺序来控制校验电压Vpvfy。
7.3本实施方式的效果
以上，即使在具有本实施方式的结构的存储单元阵列的情况下，也能得到与第1实施方式同样的效果。当然，也能够适用第2至第4实施方式。
8.变形例等
以上，上述实施方式的半导体存储装置100是以页为单位写入数据的半导体存储装置，所述页是多个存储单元的集合。半导体存储装置100具备：作为多个第1存储单元的集合的第1页、作为多个第2存储单元的集合的第2页、作为多个第3存储单元的集合的第3页、与所述多个第1存储单元的栅连接的第1字线、与所述多个第2存储单元的栅连接的第2字线、与所述多个第3存储单元的栅连接的第3字线、向第1存储单元至第3存储单元的栅施加电压的行解码器112。在数据的写入时，向第1页写入数据，然后向第2页写入数据。数据的写入动作包含编程动作和编程校验动作。行解码器112在进行对第1页的编程校验动作时，向第1存储单元的栅施加第1校验电压，在进行对第2页的编程校验动作时，向第2存储单元的栅施加与第1校验电压不同的第2校验电压，在进行对第3页的编程校验动作时，向所述第3存储单元的栅施加与第1校验电压和第2校验电压不同的第3校验电压。第2校验电压是对第1校验电压至少变动了第1系数(α)得到的值。第3校验电压是对第1校验电压至少变动了与第1系数不同的第2系数(β)得到的值。
或者，半导体存储装置100具备感测放大器113，所述感测放大器113在数据的写入时，从第1页以及第2页读出数据来执行编程校验动作。并且，感测放大器113在进行对第1页的编程校验动作时，使用第1感测期间来判定数据，在进行对第2页的编程校验动作时，使用与第1感测期间不同的第2感测期间来判定数据，在进行对第3页的编程校验动作时，使用与第1以及第2感测期间不同的第3感测期间来判定所述数据。第2感测期间是对第1感测期间至少变动了第1系数(α)得到的值。第3感测期间是对第1感测期间至少变动了与第1系数不同的第2系数(β)得到的值。
通过本结构，能够根据写入顺序进行与按页而不同的干扰相应的编程校验动作，并能够提高NAND型闪存的动作可靠性。
其中，实施方式并不限定于上述说明的方式，能够进行各种变形。另外，页的选择顺序并不限于上述说明的第1至第5写入方式，能够适用其他各种方式。该情况下，根据由选择顺序引起的干扰的程度，制作适当的偏移表即可。
另外在上述实施方式中，以控制器200保持偏移表的情况为例进行了说明。该情况下，在发出数据的写入命令并向NAND型闪存100传送时，控制器200将与校验电压Vpvfy的变动量、钳位电压Vclamp的变动量相关的信息一并传送给NAND型闪存100。
或者，偏移表也可以由NAND型闪存100保持。即，偏移表存储例如NAND型闪存100的ROM熔断(fuse)区域(任一区块BLK)。ROM熔断区域是保持表示使用不可区块的坏(bad)区块信息、对不良列进行替换的列冗余(column redundancy)信息、以及修整(trimming)信息等的区域。并且，当NAND型闪存100被接通电源时，并不接收来自控制器200的读出命令而是主动地，例如程序装置121从ROM熔断区域将偏移表读出至例如寄存器123。并且每当从控制器200接收写入命令时，都参照寄存器123内的偏移表，产生适当的校验电压Vpvfy以及钳位电压Vclamp。或者，NAND型闪存100也可以将读出至寄存器123的偏移表传送给控制器200。
另外，灵敏度系数α以及β并不单纯地通过页的选择顺序或层来决定，例如希望在出厂前测试中由测试者等实测存储单元晶体管MT的阈值电压何种程度变动，并基于该实测结果制作偏移表。并且将偏移表中的ΔV1以及ΔV2设为例如生成校验电压的电路的最小电压步长，该值作为一例为0.001V。在第4实施方式中也同样如此，将ΔT1以及ΔT2设为在感测放大器中能够控制的感测期间的例如最短步长。
进而在上述实施方式中，以页地址的分配顺序与页的选择顺序一致的情况为例进行了说明。但是，两者也无需一定一致。即，页地址如何分配并不特别重要，按怎样的顺序选择页，换言之根据因干扰而被预测的阈值电压的变动量来决定校验电压、钳位电压即可。
进而在上述第6实施方式中，以对校验电压和信号BLC(即位线预充电电压)这两方增加与页选择顺序相应的偏移(offset)的情况为例进行了说明，但是也可以是仅对某一方增加偏移(offset)的情况。
另外在上述第3实施方式中，对在第1以及第2实施方式说明的NAND串并不限定于内存空洞MH越深则其直径越小这样的简单的形状进行了说明。针对第4至第5实施方式也同样如此。另外在第6以及第7实施方式也同样如此，并不限定于如在图54说明的那样，越是下层，半导体层43(存储单元的电流路径)的宽度就越大的情况。
进而，存储单元阵列111的结构并不限于在上述实施方式说明的结构。即，只要是由干扰导致的存储单元晶体管MT的阈值变动成为问题的存储装置，就能够广泛适用。因此，上述说明的实施方式不限于NAND型闪存，能够普遍适用于其他存储装置。另外，各实施方式可以分别单独实施，但是也可以将能够组合的多个实施方式进行组合而实施。
对本发明的一些的实施方式进行了说明，但这些实施方式是作为例子而提示的方式，并不意在限定发明的范围。这些实施方式能够以其他各种形态来实施，能够在不脱离发明的要旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和要旨中，同样地，包含在专利权利要求的范围所记载的发明以及与其等同的范围中。
标号说明
40…半导体基板、41、42-1～42-4、45～47…绝缘膜、43-1～43-3、48…半导体层、44…翅片型层叠构造、100…NAND型闪存、110…芯部、111…存储单元阵列、112…行解码器、113…感测放大器、114…NAND串、120…周边电路部、121…程序装置、122…电荷泵、123…寄存器、124…驱动器、200…控制器、210…主机接口、220…内存、230…CPU、240…缓存、250…NAND接口。

Claims (18)

1.一种存储系统，包括：
存储装置，包括设置在半导体基板的上方的第一串单元和第二串单元；和
控制器，控制所述存储装置，
所述第一串单元包括：连接于位线的第一晶体管、连接于源线的第二晶体管、以及在所述第一晶体管与所述第二晶体管之间串联连接的多个存储单元，
所述第二串单元包括：连接于所述位线的第三晶体管、连接于所述源线的第四晶体管、以及在所述第三晶体管与所述第四晶体管之间串联连接的多个存储单元，
所述第一晶体管的栅连接于第一选择线，所述第三晶体管的栅连接于第二选择线，所述第一选择线和所述第二选择线被独立地控制，
所述第一串单元中的多个存储单元包括第一存储单元和第二存储单元，所述第二串单元中的多个存储单元包括第三存储单元和第四存储单元，
所述第一存储单元和所述第三存储单元连接于第一字线，所述第二存储单元和所述第四存储单元连接于第二字线，
所述第一晶体管，相比于所述第二存储单元而更靠近所述第一存储单元，
所述控制器在对所述第一存储单元写入数据之后，对所述第二存储单元写入数据。
2.根据权利要求1所述的系统，所述第一存储单元连接在所述第一晶体管与所述第二存储单元之间。
3.根据权利要求1所述的系统，在串联连接的多个存储单元中，所述第一存储单元最靠近所述第一晶体管。
4.根据权利要求1所述的系统，虚设单元连接在所述第一晶体管与所述第一存储单元之间。
5.根据权利要求1所述的系统，在所述第一串单元中串联连接的电流路径中，所述第二存储单元，相比于所述第一晶体管而更靠近所述第二晶体管。
6.根据权利要求1所述的系统，在对所述第一存储单元写入数据之后执行对所述第二存储单元写入数据。
7.根据权利要求1所述的系统，所述第一串单元包括：
第一立柱，包括连接于所述位线的一端、和另一端，并且作为串联连接的电流路径发挥功能；
第二立柱，包括连接于所述源线的一端、和另一端，并且作为串联连接的电流路径发挥功能；
第一导电层，连接在所述第一立柱的另一端与所述第二立柱的另一端之间；
第二导电层，形成在所述第一立柱的周围并且作为所述第一选择线发挥功能；
第三导电层，形成在所述第二立柱的周围并且作为第三选择线发挥功能，所述第三选择线连接于所述第二晶体管的栅；
第四导电层，形成在所述第一立柱的周围并且作为所述第一字线发挥功能；以及
第五导电层，形成在所述第二立柱的周围并且作为所述第二字线发挥功能，
所述第四导电层形成在所述第五导电层的上方，
所述第二导电层和所述第三导电层形成在所述第四导电层的上方。
8.根据权利要求7所述的系统，
在用于所述第一存储单元的编程校验动作中，对所述第一字线施加第一校验电压，
在用于所述第二存储单元的编程校验动作中，对所述第二字线施加第二校验电压，
所述第二校验电压与所述第一校验电压不同。
9.根据权利要求8所述的系统，
所述第二校验电压比所述第一校验电压高。
10.一种用于将数据写入由控制器控制的存储装置的方法，该方法包括：
通过所述控制器对第一存储单元写入数据；以及
在对所述第一存储单元写入数据之后，通过所述控制器对第二存储单元写入数据，
所述存储装置包括设置在半导体基板的上方的第一串单元和第二串单元，
所述第一串单元包括：连接于位线的第一晶体管、连接于源线的第二晶体管、以及在所述第一晶体管与所述第二晶体管之间串联连接的多个存储单元，
所述第二串单元包括：连接于所述位线的第三晶体管、连接于所述源线的第四晶体管、以及在所述第三晶体管与所述第四晶体管之间串联连接的多个存储单元，
所述第一晶体管的栅连接于第一选择线，所述第三晶体管的栅连接于第二选择线，所述第一选择线和所述第二选择线被独立地控制，
所述第一串单元中的多个存储单元包括所述第一存储单元和所述第二存储单元，
所述第二串单元中的多个存储单元包括第三存储单元和第四存储单元，
所述第一存储单元和所述第三存储单元连接于第一字线，所述第二存储单元和所述第四存储单元连接于第二字线，
所述第一晶体管，相比于所述第二存储单元而更靠近所述第一存储单元。
11.根据权利要求10所述的方法，所述第一存储单元连接在所述第一晶体管与所述第二存储单元之间。
12.根据权利要求10所述的方法，在串联连接的多个存储单元中，所述第一存储单元最靠近所述第一晶体管。
13.根据权利要求10所述的方法，虚设单元连接在所述第一晶体管与所述第一存储单元之间。
14.根据权利要求10所述的方法，在所述第一串单元中串联连接的电流路径中，所述第二存储单元，相比于所述第一晶体管而更靠近所述第二晶体管。
15.根据权利要求10所述的方法，在对所述第一存储单元写入数据之后执行对所述第二存储单元写入数据。
16.根据权利要求10所述的方法，所述第一串单元包括：
第一立柱，包括连接于所述位线的一端、和另一端，并且作为串联连接的电流路径发挥功能；
第二立柱，包括连接于所述源线的一端、和另一端，并且作为串联连接的电流路径发挥功能；
第一导电层，连接在所述第一立柱的另一端与所述第二立柱的另一端之间；
第二导电层，形成在所述第一立柱的周围并且作为所述第一选择线发挥功能；
第三导电层，形成在所述第二立柱的周围并且作为第三选择线发挥功能，所述第三选择线连接于所述第二晶体管的栅；
第四导电层，形成在所述第一立柱的周围并且作为所述第一字线发挥功能；以及
第五导电层，形成在所述第二立柱的周围并且作为所述第二字线发挥功能，
所述第四导电层形成在所述第五导电层的上方，
所述第二导电层和所述第三导电层形成在所述第四导电层的上方。
17.根据权利要求16所述的方法，
对所述第一存储单元写入数据包括：
对所述第一存储单元进行数据编程；和
使用第一校验电压对写入到所述第一存储单元的数据进行校验，
对所述第二存储单元写入数据包括：
对所述第二存储单元进行数据编程；和
使用与所述第一校验电压不同的第二校验电压对写入到所述第二存储单元的数据进行校验。
18.根据权利要求17所述的方法，所述第二校验电压比所述第一校验电压高。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105830164B (zh) * 2013-12-18 2019-11-19 东芝存储器株式会社 半导体存储装置
CN106256004B (zh) * 2014-03-12 2019-04-12 东芝存储器株式会社 半导体存储设备
US9847135B2 (en) * 2015-01-30 2017-12-19 Toshiba Memory Corporation Memory device and method of reading data
JP6444836B2 (ja) * 2015-09-10 2018-12-26 東芝メモリ株式会社 半導体記憶装置
US9728262B2 (en) 2015-10-30 2017-08-08 Sandisk Technologies Llc Non-volatile memory systems with multi-write direction memory units
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
JP6433933B2 (ja) * 2016-03-14 2018-12-05 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6441250B2 (ja) 2016-03-15 2018-12-19 東芝メモリ株式会社 半導体記憶装置
JP6926266B2 (ja) * 2017-03-24 2021-08-25 キオクシア株式会社 メモリシステム、メモリコントローラ、およびメモリ装置の制御方法
JP6684744B2 (ja) 2017-03-24 2020-04-22 キオクシア株式会社 メモリシステム、メモリコントローラ、およびメモリシステムの制御方法
CN109313923A (zh) 2018-08-29 2019-02-05 长江存储科技有限责任公司 三维存储器件中的存储单元的编程
JP2020042885A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体記憶装置
JP2020047320A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 メモリシステム及び半導体記憶装置
JP2020068044A (ja) * 2018-10-22 2020-04-30 キオクシア株式会社 半導体記憶装置
JP7293060B2 (ja) * 2019-09-17 2023-06-19 キオクシア株式会社 半導体記憶装置
JP2021048371A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021064731A (ja) * 2019-10-16 2021-04-22 キオクシア株式会社 半導体記憶装置
US11177002B1 (en) * 2020-06-30 2021-11-16 Sandisk Technologies Llc Programming memory cells using encoded TLC-fine
US11687452B2 (en) * 2020-12-16 2023-06-27 Micron Technology, Inc. Dynamic program-verify voltage adjustment for intra-block storage charge loss uniformity
JP2023141465A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080112226A1 (en) * 2006-11-13 2008-05-15 Nima Mokhlesi Non-volatile memory with boost structures
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
US20110188319A1 (en) * 2010-01-29 2011-08-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and nonvolatile semiconductor memory system
CN102298966A (zh) * 2010-05-31 2011-12-28 三星电子株式会社 非易失性存储器设备、系统及编程方法
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
JP4405292B2 (ja) * 2004-03-22 2010-01-27 パナソニック株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
JP2006031871A (ja) * 2004-07-20 2006-02-02 Toshiba Corp 半導体記憶装置
US7499326B2 (en) * 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
CN101421794B (zh) * 2006-04-12 2012-01-25 桑迪士克股份有限公司 减少读取期间的编程干扰的影响
KR101012130B1 (ko) * 2006-04-12 2011-02-07 샌디스크 코포레이션 프로그램 혼란의 영향을 감소시키는 방법
US7436713B2 (en) 2006-04-12 2008-10-14 Sandisk Corporation Reducing the impact of program disturb
JP5142478B2 (ja) 2006-04-13 2013-02-13 株式会社東芝 半導体記憶装置
JP5002844B2 (ja) 2007-09-05 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
KR101462488B1 (ko) * 2008-03-31 2014-11-18 삼성전자주식회사 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP4846813B2 (ja) * 2009-03-12 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
US8441853B2 (en) * 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
KR20120049509A (ko) * 2010-11-09 2012-05-17 삼성전자주식회사 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치
KR101855169B1 (ko) * 2011-10-13 2018-05-09 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템
TWI541943B (zh) 2012-02-24 2016-07-11 旺宏電子股份有限公司 嵌鑲字元線
US8840143B2 (en) 2012-08-29 2014-09-23 Thomas Higgins Novelty vehicle side-step modification kit
US8953370B2 (en) 2013-02-21 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with decoupled read/write path
JP5492324B1 (ja) 2013-03-15 2014-05-14 株式会社東芝 プロセッサシステム
KR102083547B1 (ko) * 2013-04-12 2020-03-02 삼성전자주식회사 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법
CN105830164B (zh) * 2013-12-18 2019-11-19 东芝存储器株式会社 半导体存储装置
US9196373B2 (en) 2014-02-26 2015-11-24 Sandisk 3D Llc Timed multiplex sensing
KR102128466B1 (ko) * 2014-04-14 2020-06-30 삼성전자주식회사 메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080112226A1 (en) * 2006-11-13 2008-05-15 Nima Mokhlesi Non-volatile memory with boost structures
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
US20110188319A1 (en) * 2010-01-29 2011-08-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and nonvolatile semiconductor memory system
CN102298966A (zh) * 2010-05-31 2011-12-28 三星电子株式会社 非易失性存储器设备、系统及编程方法
CN103325417A (zh) * 2012-03-23 2013-09-25 三星电子株式会社 非易失性存储器件、非易失性存储系统、及其编程方法

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