TWI713872B - 半導體記憶體及記憶體系統 - Google Patents

半導體記憶體及記憶體系統 Download PDF

Info

Publication number
TWI713872B
TWI713872B TW107127261A TW107127261A TWI713872B TW I713872 B TWI713872 B TW I713872B TW 107127261 A TW107127261 A TW 107127261A TW 107127261 A TW107127261 A TW 107127261A TW I713872 B TWI713872 B TW I713872B
Authority
TW
Taiwan
Prior art keywords
memory
read
readout
voltage
data
Prior art date
Application number
TW107127261A
Other languages
English (en)
Other versions
TW201941368A (zh
Inventor
高際輝男
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201941368A publication Critical patent/TW201941368A/zh
Application granted granted Critical
Publication of TWI713872B publication Critical patent/TWI713872B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Non-Volatile Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

實施形態提供一種能提高記憶胞中所記憶之資料之恢復能力之半導體記憶體及記憶體系統。 實施形態之半導體記憶體包含複數個第1及第2記憶胞、分別連接於複數個第1及第2記憶胞之複數條第1及第2位元線、共通連接於複數個第1及第2記憶胞各者之字元線、及驅動器。若接收第1指令，則執行第1動作。於第1動作中，驅動器對字元線：施加複數種第1讀出電壓，施加複數種第1讀出電壓中之一種而對複數個第1記憶胞進行讀出，施加複數種第2讀出電壓，施加複數種第2讀出電壓中之一種而對複數個第2記憶胞進行讀出。

Description

半導體記憶體及記憶體系統
實施形態係關於一種半導體記憶體及記憶體系統。
已知有能非揮發地記憶資料之NAND(Not And，反及)型快閃記憶體。
[發明所欲解決之問題] 實施形態提供一種能提高記憶胞中所記憶之資料之恢復能力之半導體記憶體及記憶體系統。
實施形態之半導體記憶體包含複數個第1及第2記憶胞、複數條第1及第2位元線、字元線、以及驅動器。複數個第1及第2記憶胞各自可記憶資料。複數條第1位元線連接於複數個第1記憶胞。複數條第2位元線連接於複數個第2記憶胞。字元線共通連接於複數個第1及第2記憶胞各者。驅動器對字元線施加電壓。若接收第1指令，則執行第1動作。於第1動作中，驅動器對字元線：施加複數種第1讀出電壓，施加複數種第1讀出電壓中之一種而對複數個第1記憶胞進行讀出，施加複數種第2讀出電壓，施加複數種第2讀出電壓中之一種而對複數個第2記憶胞進行讀出。
[相關申請] 本申請享有以日本專利申請2018-54534號(申請日：2018年3月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
以下，參照圖式對實施形態進行說明。圖式係模式性之物。各實施形態例示用以將發明之技術性思想具體化之裝置或方法。再者，於以下說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字所後綴之數字係用以區分藉由含有相同文字之參照符號進行參照且具有相同構成之要素彼此。於無需將以含有相同文字之參照符號表示之要素相互區分開來之情形時，該等要素係藉由僅含相同文字之參照符號進行參照。
[1]第1實施形態 以下，對第1實施形態中之記憶體系統1進行說明。
[1-1]構成 [1-1-1]記憶體系統1之整體構成 圖1表示出了第1實施形態之記憶體系統1之構成例。如圖1所示，記憶體系統1具備半導體記憶體10及記憶體控制器20。以下，依序對半導體記憶體10及記憶體控制器20各自之詳細構成進行說明。
(半導體記憶體10之構成) 半導體記憶體10係能非揮發地記憶資料之NAND型快閃記憶體。如圖1所示，半導體記憶體10具備例如記憶胞陣列11、指令暫存器12、位址暫存器13、序列發生器14、驅動器電路15、列解碼器模組16、及感測放大器模組17。
記憶胞陣列11包含複數個塊BLK0～BLKn(n為1以上之整數)。塊BLK係非揮發性記憶胞之集合，成為例如資料之刪除單位。又，於記憶胞陣列11設置有複數條位元線及複數條字元線，各記憶胞與1條位元線及1條字元線相關聯。
指令暫存器12保持半導體記憶體10自記憶體控制器20所接收到之指令CMD。指令CMD包括例如使序列發生器14執行讀出動作之命令、及使其執行寫入動作之命令。
位址暫存器13保持半導體記憶體10自記憶體控制器20所接收到之位址資訊ADD。位址資訊ADD包括例如塊位址BA、頁位址PA、及行位址CA。塊位址BA用於例如包含作為各種動作之對象之記憶胞之塊BLK的選擇。頁位址PA用於例如與作為各種動作之對象之記憶胞相關聯之字元線的選擇。以下，將被選擇之字元線WL稱為選擇字元線WLsel，將未被選擇之字元線稱為非選擇字元線。行位址CA用於例如作為各種動作之對象之位元線的選擇。
序列發生器14基於指令暫存器12中所保持之指令CMD，控制半導體記憶體10整體之動作。例如，序列發生器14控制驅動器電路15、列解碼器模組16、及感測放大器模組17，執行自記憶體控制器20所接收到之資料DAT之寫入動作、或記憶胞陣列11中所記憶之資料DAT之讀出動作。
驅動器電路15基於序列發生器14之控制，產生所期望之電壓。然後，驅動器電路15基於例如位址暫存器13中所保持之頁位址PA，將對記憶胞陣列11中之選擇及非選擇字元線各者所施加之電壓施加至對應之信號線。
列解碼器模組16基於例如位址暫存器13中所保持之塊位址BA，選擇1個塊BLK。然後，列解碼器模組16將驅動器電路15對各信號線所施加之電壓分別施加至例如選擇字元線及非選擇字元線。
感測放大器模組17根據自記憶體控制器20所接收到之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組17基於位元線之電壓，對記憶胞中所記憶之資料進行判定，並將所判定出之讀出資料DAT發送至記憶體控制器20。
(記憶體控制器20之構成) 記憶體控制器20回應來自主機機器30之命令，命令半導體記憶體10執行讀出、寫入、及刪除等動作。如圖1所示，記憶體控制器20具備主機介面電路21、CPU(Central Processing Unit，中央處理單元)22、RAM(Random Access Memory，隨機存取記憶體)23、緩衝記憶體24、ECC(Error Correction Code，錯誤校正碼)電路25、及NAND介面電路26。
主機介面電路21經由主機匯流排與外部之主機機器30連接，控制記憶體控制器20與主機機器30之間之資料、指令、及位址之傳送。主機介面電路21支持例如SATA(Serial Advanced Technology Attachment，串列高階技術附件)、SAS(Serial Attached SCSI(Small Computer System Interface，小型電腦系統介面)，串列連接之SCSI)、PCIe(PCI Express)(註冊商標)等通信介面規格。
CPU22控制記憶體控制器20整體之動作。例如，CPU22回應自主機機器30所接收到之寫入命令，發佈寫入指令。又，CPU22執行例如耗損平均等用以管理半導體記憶體10之記憶空間之各種處理。
RAM23為例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等揮發性記憶體。RAM23用作CPU22之作業區域。例如，RAM23保持用以管理半導體記憶體10之韌體、各種管理表等。
緩衝記憶體24暫時地保持記憶體控制器20自半導體記憶體10所接收到之讀出資料、或自主機機器30所接收到之寫入資料等。
ECC電路25執行資料之錯誤校正處理。具體而言，於實施寫入動作時，ECC電路25基於自主機機器30所接收到之寫入資料，產生同位元(parity)，並將所產生之同位元賦予給寫入資料。於實施讀出動作時，ECC電路25基於自半導體記憶體10所接收到之讀出資料，產生校正子，並基於所產生之校正子對讀出資料之錯誤進行檢測及校正。
NAND介面電路26控制記憶體控制器20與半導體記憶體10之間之資料、指令、及位址之傳送，支持NAND介面規格。例如，NAND介面電路26發送指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn，接收待命/忙碌信號RBn，收發輸入輸出信號I/O。
指令閂鎖賦能信號CLE係通知半導體記憶體10如下內容之信號，即：所接收到之輸入輸出信號I/O為指令CMD。位址閂鎖賦能信號ALE係通知半導體記憶體10如下內容之信號，即：所接收到之輸入輸出信號I/O為位址資訊ADD。
寫入賦能信號WEn係命令半導體記憶體10輸入輸入輸出信號I/O之信號。讀出賦能信號REn係命令半導體記憶體10輸出輸入輸出信號I/O之信號。
待命/忙碌信號RBn係通知記憶體控制器20如下內容之信號，即：半導體記憶體10是受理來自記憶體控制器20之命令之待命狀態，還是不受理命令之忙碌狀態。輸入輸出信號I/O係寬度為例如8位元之信號，可包含指令CMD、位址資訊ADD、寫入資料DAT、讀出資料DAT等。
以上所說明之半導體記憶體10及記憶體控制器20亦可藉由上述內容之組合而構成一個半導體裝置。作為此種半導體裝置，可列舉例如SDTM 卡等記憶卡、及SSD(solid state drive，固態驅動器)等。
[1-1-2]記憶胞陣列11之構成 (關於記憶胞陣列11之電路構成) 圖2表示出了第1實施形態中之半導體記憶體10所具備之記憶胞陣列11之電路構成的一例。以下，著眼於1個塊BLK，對記憶胞陣列11之電路構成進行說明。
如圖2所示，塊BLK包含例如4個串單元SU0～SU3。各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別相關聯之複數個NAND串NS。例如，NAND串NS包含8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷累積層，非揮發地保持資料。各NAND串NS中所包含之記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一個塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。
選擇電晶體ST1及ST2各自用於實施各種動作時之串單元SU之選擇。同一個塊BLK內之串單元SU0～SU3中分別包含之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。各塊BLK內與同一行對應之選擇電晶體ST1之汲極分別共通連接於對應之位元線BL。同一個塊BLK內之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。各塊BLK內之選擇電晶體ST2之源極於複數個塊BLK間共通連接於源極線SL。
於以下說明中，將1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT稱為記憶胞單元CU。關於記憶胞單元CU，該記憶胞單元CU中包含之記憶胞電晶體MT所記憶之資料之容量隨著其所記憶之資料之位元數而變化。
例如，於記憶胞電晶體MT各記憶1位元資料之情形時，1個記憶胞單元CU能記憶1頁資料，於記憶胞電晶體MT各記憶2位元資料之情形時，1個記憶胞單元CU能記憶2頁資料。即，「1頁資料」係以資料之總量來定義，該資料之總量係指例如於1個記憶胞單元CU中所包含之記憶胞電晶體MT各記憶有1位元資料之情形時，該記憶胞單元CU所記憶之資料之總量。
(關於記憶胞電晶體MT之閾值分佈及資料之分配) 圖3表示出了1個記憶胞單元CU記憶2頁資料之情形時，即記憶胞電晶體MT各記憶2位元資料之情形時，記憶胞電晶體MT之閾值分佈、資料之分配、讀出電壓、及驗證電壓各自之一例。圖3所示之曲線圖之縱軸對應於記憶胞電晶體MT之個數，橫軸對應於記憶胞電晶體MT之閾值電壓Vth。
於記憶胞電晶體MT各記憶2位元資料之情形時，如圖3所示，記憶胞電晶體MT之閾值分佈分為4類。該等閾值分佈按照閾值電壓由低至高之順序，依次稱為例如“ER”位準、“A”位準、“B”位準、“C”位準。而且，對該等閾值分佈分別分配例如以下所示之2位元資料。 “ER”位準：“11(高階位元/低階位元)”資料 “A”位準：“01”資料 “B”位準：“00”資料 “C”位準：“10”資料
於相鄰之閾值分佈之間，分別設定讀出動作中所使用之讀出電壓。具體而言，於“ER”位準與“A”位準之間設定讀出電壓AR，於“A”位準與“B”位準之間設定讀出電壓BR，於“B”位準與“C”位準之間設定讀出電壓CR。
更具體而言，讀出電壓AR設定於“ER”位準上最大之閾值電壓與“A”位準上最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓AR，則在閾值電壓分佈於“ER”位準上之情形時，記憶胞電晶體MT成為接通狀態，在分佈於“A”位準以上之情形時，成為斷開狀態。
讀出電壓BR設定於“A”位準上最大之閾值電壓與“B”位準上最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓BR，則在閾值電壓分佈於“A”位準以下之情形時，記憶胞電晶體MT成為接通狀態，在分佈於“B”位準以上之情形時，成為斷開狀態。
讀出電壓CR設定於“B”位準上最大之閾值電壓與“C”位準上最小之閾值電壓之間。若對記憶胞電晶體MT之閘極施加讀出電壓CR，則在閾值電壓分佈於“B”位準以下之情形時，記憶胞電晶體MT成為接通狀態，在分佈於“C”位準上之情形時，成為斷開狀態。
對於較最高之閾值分佈更高之電壓，設定讀出通過電壓VREAD。具體而言，讀出通過電壓VREAD設定為較“C”位準上最大之閾值電壓更高之電壓。若對記憶胞電晶體MT之閘極施加讀出通過電壓VREAD，則無論所記憶之資料如何，記憶胞電晶體MT均成為接通狀態。
又，於相鄰之閾值分佈之間，分別設定寫入動作中所使用之驗證電壓。具體而言，與“A”位準、“B”位準、及“C”位準對應地，分別設定驗證電壓AV、BV、及CV。
具體而言，驗證電壓AV設定於“ER”位準上最大之閾值電壓與“A”位準上最小之閾值電壓之間且“A”位準之附近。驗證電壓BV設定於“A”位準上最大之閾值電壓與“B”位準上最小之閾值電壓之間且“B”位準之附近。驗證電壓CV設定於“B”位準上最大之閾值電壓與“C”位準上最小之閾值電壓之間且“C”位準之附近。即，例如驗證電壓AV、BV、及CV分別設定為高於讀出電壓AR、BR、及CR之電壓。
於寫入動作中，半導體記憶體10若檢測到記憶某資料之記憶胞電晶體MT之閾值電壓超過了與該資料對應之驗證電壓，則完結該記憶胞電晶體MT之程式。
於應用以上所說明之資料之分配之情形時，由低階位元構成之1頁資料(低階頁資料)係藉由使用讀出電壓BR之讀出結果而確定。由高階位元構成之1頁資料(高階頁資料)係藉由使用讀出電壓AR及CR各者之讀出結果而確定。
如此，關於圖3所示之資料之分配，低階頁資料及高階頁資料分別係藉由1次及2次讀出而確定，因此將其稱為例如“1-2碼”。於第1實施形態中，以對記憶胞電晶體MT之資料之分配應用“1-2碼”之情形為例進行說明。
(關於記憶胞陣列11之構造) 圖4表示出了第1實施形態中之記憶胞陣列11之平面佈局之一例。再者，於以下說明所使用之圖式中，X軸對應於位元線BL之延伸方向，Y軸對應於字元線WL之延伸方向，Z軸對應於相對於半導體基板之表面而言之鉛直方向。
例如，關於塊BLK0中與串單元SU0～SU3各者對應之構造體，如圖4所示，其等各自沿著Y方向延伸而設置，並沿著X方向排列。關於其他塊BLK中與串單元SU對應之構造體亦同樣地，於未圖示之區域內，例如其等各自沿著Y方向延伸而設置，並沿著X方向排列。
於相鄰之串單元SU之間設置有例如狹縫SLT。換言之，關於複數個狹縫SLT，例如其等各自沿著Y方向延伸而設置，並沿著X方向排列。於本例中，相鄰之狹縫SLT之間設置有1個串單元SU，但相鄰之狹縫SLT之間亦可設置有複數個串單元SU。
又，與串單元SU對應之構造體各自包含例如記憶胞區域CR及引出區域HR。
首先，對記憶胞區域CR之詳細情況進行說明。記憶胞區域CR係實質上保持資料之區域。於記憶胞區域CR，呈例如鋸齒狀設置有複數個記憶柱MH。記憶柱MH各自作為例如1個NAND串NS而發揮功能。
又，記憶胞區域CR進而包含沿著Y方向分割所得之4個區域RG1～RG4。區域RG1～RG4各自用作下述讀出動作中之動作之單位，包含複數個記憶柱MH。再者，於第1實施形態之記憶體系統1中，記憶胞區域CR所包含之區域RG之個數及排列方法並不限定於此，可將記憶胞區域CR分割成任意個數之區域RG。又，圖4所示之記憶柱MH係模式性之物，記憶柱MH之個數並不限定於所圖示之個數。
圖5表示出了第1實施形態中之記憶胞陣列11之記憶胞區域CR內之詳細平面佈局的一例。如圖5所示，沿著Y方向排列之複數條位元線BL各自連接於每一個串單元之1個記憶柱MH。
具體而言，於各串單元SU中，對記憶柱MH各者以重疊之方式設置有例如2條位元線BL。重疊之2條位元線BL中之1條位元線BL經由接觸插塞CP連接於對應之記憶柱MH。
圖6表示出了沿著圖4之VI-VI線剖開之記憶胞陣列11之截面構造的一例。再者，於以下說明所使用之剖視圖中，適當省略了層間絕緣膜而進行表示。
於記憶胞區域CR內，如圖6所示，記憶胞陣列11包含例如半導體基板40、導電體41～52、記憶柱MH、及接觸插塞CP。
於半導體基板40之上方，隔著未圖示之層間絕緣膜設置有導電體41。導電體41形成為與XY平面平行之板狀，對應於例如源極線SL。
於導電體41上，與各串單元SU對應地，例如自半導體基板40側依序設置有導電體42～51。該等導電體中於Z方向上相鄰之導電體隔著未圖示之層間絕緣膜而積層。導電體42～51各自形成為與XY平面平行之板狀。例如，導電體42對應於選擇閘極線SGS，導電體33～40分別對應於字元線WL0～WL7，導電體41對應於選擇閘極線SGD。
沿著X方向排列有與YZ平面平行地設置之複數個狹縫SLT，以將各串單元SU分離。各狹縫SLT至少自導電體51到達導電體41上。例如，導電體41上且相鄰之狹縫SLT之間之構造體對應於1個串單元SU。
各記憶柱MH被設置為通過(貫通)導電體42～51各者之柱狀，與導電體41接觸。又，記憶柱MH包含例如塊絕緣膜53、絕緣膜54、隧道氧化膜55、及半導體材料56。
塊絕緣膜53設置於在半導體記憶體10之製程中形成之記憶洞之內壁。於塊絕緣膜53之內壁設置有絕緣膜54。絕緣膜54作為記憶胞電晶體MT之電荷累積層而發揮功能。於絕緣膜54之內壁設置有隧道氧化膜55。於隧道氧化膜55之內壁設置有半導體材料56。半導體材料56包含導電性之材料，作為NAND串NS之電流路徑而發揮功能。於半導體材料56之內壁，亦可進而形成不同材料。
以上所說明之記憶柱MH與導電體42交叉之部分作為選擇電晶體ST2而發揮功能。記憶柱MH與導電體43～50各者交叉之部分分別作為記憶胞電晶體MT0～MT7而發揮功能。記憶柱MH與導電體51交叉之部分作為選擇電晶體ST1而發揮功能。
於較記憶柱MH之上表面更靠上層，隔著層間絕緣膜設置有導電體52。導電體52形成為沿著X方向延伸之線狀，對應於位元線BL。複數個導電體52沿著Y方向排列(未圖示)。導電體52電性連接於與每一個串單元SU逐一對應之1個記憶柱MH。
具體而言，於各串單元SU中，例如各記憶柱MH內之半導體材料56上設置有導電性之接觸插塞CP，接觸插塞CP上設置有1個導電體52。但並不限定於此，記憶柱MH與導電體52之間亦可經由複數個接觸插塞或配線等而連接。
返回至圖4，對引出區域HR之詳細情況進行說明。引出區域HR係用以將與記憶胞區域CR內所設置之記憶胞等連接之各種配線及列解碼器模組16之間電性連接的區域。
於引出區域HR內，與選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD分別對應之複數個配線層分別具有不與對應於上層之配線層重疊之部分。例如，對應於字元線WL之配線層之端部被設置為兩行階梯狀。
又，於引出區域HR，與例如選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各者對應地，設置有接觸插塞CC。選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自經由對應之接觸插塞CC，電性連接於列解碼器模組16。
圖7表示出了沿著圖4之VII-VII線剖開之記憶胞陣列11之截面構造的一例。如圖7所示，於引出區域HR，包含記憶胞區域CR內所設置之導電體41～51之端部、複數個接觸插塞CC、及複數個導電體53。
導電體53係用以將自記憶胞區域CR引出至引出區域HR之各配線與列解碼器模組16之間連接的配線。複數個導電體53係對應於導電體42～51各者而設置。於圖7所示之區域內，例如在導電體43、45、47、49之端部分別設置有接觸插塞CC(WL0)、CC(WL2)、CC(WL4)、CC(WL6)。雖於圖7中被省略了，但同樣地，在導電體44、46、48、50之端部亦分別設置有接觸插塞CC(WL1)、CC(WL3)、CC(WL5)、CC(WL7)，但該等接觸插塞CC(WL1)、CC(WL3)、CC(WL5)、CC(WL7)在X方向上係設置於與接觸插塞CC(WL0)、CC(WL2)、CC(WL4)、CC(WL6)不同之位置。又，同樣地，雖於圖7中被省略了，但於導電體42、51之端部分別設置有接觸插塞CC(SGS)、CC(SGD)。各接觸插塞分別與對應之導電體53連接。
根據此種構造，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD經由對應之接觸插塞CC及導電體53，電性連接於列解碼器模組16。
以上對記憶胞陣列11之構成進行了說明，但記憶胞陣列11並不限定於上述構成。例如，可將各塊BLK所包含之串單元SU之個數設計為任意個數。又，可將各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2各者設計為任意個數。
又，字元線WL以及選擇閘極線SGD及SGS之條數分別係基於記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數而變更。對選擇閘極線SGS亦可分配分別設置於複數層之複數個導電體42，對選擇閘極線SGD亦可分配分別設置於複數層之複數個導電體51。1個NAND串NS亦可為於Z方向上連結有複數個記憶柱MH之構造。記憶柱MH與導電體52之間亦可經由複數個接觸插塞CP或導電體而連接。
[1-1-3]列解碼器模組16之構成 圖8表示出了第1實施形態中之半導體記憶體10所具備之列解碼器模組16之電路構成的一例。如圖8所示，列解碼器模組16包含列解碼器RD0～RDn。
列解碼器RD0～RDn分別與塊BLK0～BLKn相關聯。即，對1個塊BLK關聯1個列解碼器RD。以下，著眼於與塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細電路構成進行說明。
列解碼器RD包含塊解碼器BD、以及高耐壓n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體TR1～TR13。塊解碼器BD對塊位址BA進行解碼，並基於解碼結果對傳送閘極線TG施加特定電壓。傳送閘極線TG共通連接於電晶體TR1～TR13之閘極。電晶體TR1～TR13連接於自驅動器電路15佈置之各種信號線與其等所關聯之塊BLK之各種配線之間。
具體而言，電晶體TR1之一端連接於信號線SGSD，電晶體TR1之另一端連接於選擇閘極線SGS。電晶體TR2～TR9之一端分別連接於信號線CG0～CG7，電晶體TR2～TR9之另一端分別連接於字元線WL0～WL7之一端。電晶體TR10～13之一端連接於信號線SGDD0～SGDD3，電晶體TR10～13之另一端連接於選擇閘極線SGD0～SGD3。
根據以上構成，列解碼器模組16能選擇執行各種動作之塊BLK。具體而言，於實施各種動作時，與選擇及非選擇塊BLK對應之塊解碼器BD分別將“H”位準及“L”位準之電壓施加至傳送閘極線TG。
例如，於選擇了塊BLK0之情形時，列解碼器RD0中所包含之電晶體TR1～TR13成為接通狀態，其他列解碼器RD中所包含之電晶體TR1～TR13成為斷開狀態。即，形成設置於塊BLK0中之各種配線與對應之信號線之間之電流路徑，阻斷設置於其他塊BLK中之各種配線與對應之信號線之間之電流路徑。其結果，將藉由驅動器電路15對各信號線施加之電壓分別施加於經由列解碼器RD0所選擇之塊BLK0中設置之各種配線。
[1-1-4]感測放大器模組17之構成 圖9顯示第1實施形態中之感測放大器模組17之構成之一例。如圖9所示，感測放大器模組17包含例如感測放大器單元SAU0～SAMm。
感測放大器單元SAU0～SAMm分別與位元線BL0～BLm相關聯。各感測放大器單元SAU包含例如感測放大器部SA、以及閂鎖電路SDL、ADL、BDL及XDL。感測放大器部SA以及閂鎖電路SDL、ADL、BDL及XDL係以可相互收發資料之方式連接。
感測放大器部SA例如於讀出動作中，感測讀出至對應之位元線BL之資料，且判定所讀出之資料為“0”還是“1”。閂鎖電路SDL、ADL、BDL及XDL各自暫時地保持讀出資料或寫入資料等。
又，閂鎖電路XDL連接於未圖示之輸入輸出電路，用於感測放大器單元SAU與輸入輸出電路之間之資料之輸入輸出。即，閂鎖電路XDL作為例如半導體記憶體10之快取記憶體發揮功能。例如，即便閂鎖電路SDL、ADL及BDL正在使用中，只要閂鎖電路XDL空閒，半導體記憶體10便能成為待命狀態。
圖10係將1個感測放大器單元SAU之詳細電路構成抽出而顯示。如圖10所示，感測放大器部SA包含例如p通道MOS電晶體60、n通道MOS電晶體61～68、及電容器69。閂鎖電路SDL包含例如反相器70及71、以及n通道MOS電晶體72及73。反相器70及71之輸入輸出經由節點LAT及INV而相互連接。如下所述，感測放大器部SA例如係以當節點INV之電位為“L”位準時動作之方式構成。再者，感測放大器部SA亦可係以當節點INV之電位為“H”位準時動作之方式構成。又，感測放大器部SA亦可參照節點LAT之電位。閂鎖電路ADL、BDL及XDL之電路構成與例如閂鎖電路SDL之電路構成相同，因此省略說明。
電晶體60之一端連接於電源線，電晶體60之閘極連接於閂鎖電路SDL之節點INV。對連接於電晶體60之一端之電源線，施加例如半導體記憶體10之電源電壓即電壓VDD。電晶體61之一端連接於電晶體60之另一端，電晶體61之另一端連接於節點COM，對電晶體61之閘極輸入控制信號BLX。
電晶體62之一端連接於節點COM，對電晶體62之閘極輸入控制信號BLC。電晶體63為例如高耐壓之n通道MOS電晶體，電晶體63之一端連接於電晶體62之另一端，電晶體63之另一端連接於對應之位元線BL，對電晶體63之閘極輸入控制信號BLS。
電晶體64之一端連接於節點COM，電晶體64之另一端連接於節點SRC，電晶體64之閘極連接於閂鎖電路SDL之節點INV。對節點SRC施加例如半導體記憶體10之接地電壓即電壓VSS。電晶體65之一端連接於電晶體60之另一端，電晶體65之另一端連接於節點SEN，對電晶體65之閘極輸入控制信號HLL。
電晶體66之一端連接於節點SEN，電晶體66之另一端連接於節點COM，對電晶體66之閘極輸入控制信號XXL。電晶體67之一端接地，電晶體67之閘極連接於節點SEN。
電晶體68之一端連接於電晶體67之另一端，電晶體68之另一端連接於匯流排LBUS，對電晶體68之閘極輸入控制信號STB。電容器69之一端連接於節點SEN，對電容器69之另一端輸入時脈CLK。
反相器70之輸入節點連接於節點LAT，反相器70之輸出節點連接於節點INV。反相器71之輸入節點連接於節點INV，反相器71之輸出節點連接於節點LAT。
電晶體72之一端連接於節點INV，電晶體72之另一端連接於匯流排LBUS，對電晶體72之閘極輸入控制信號STI。電晶體73之一端連接於節點LAT，電晶體73之另一端連接於匯流排LBUS，對電晶體73之閘極輸入控制信號STL。
以上所說明之控制信號BLX、BLC、BLS、HLL、XXL及STB各自係藉由例如序列發生器14而產生。感測放大器部SA對讀出至位元線BL之資料進行判定之時序係基於斷定控制信號STB之時序。
於以下說明中，所謂「斷定控制信號STB」，對應於序列發生器14使控制信號STB自“L”位準暫時地變化至“H”位準之作業。視感測放大器模組17之構成，有時存在如下情形，即：「斷定控制信號STB」之動作對應於序列發生器14使控制信號STB自“H”位準暫時地變化至“L”位準之作業。
再者，第1實施形態中之感測放大器模組17並不限定於以上所說明之構成，而能施以各種變更。例如，感測放大器單元SAU所具備之閂鎖電路之個數可基於所應用之寫入方式適當進行變更。
[1-2]動作 第1實施形態之記憶體系統1於在被執行讀出動作之頁中錯誤校正失敗之情形時，執行再次選擇了該頁之重讀。而且，於重讀中，記憶體系統1執行搜索例如最佳讀出電壓之追蹤讀取。以下，對本實施形態之重讀中所執行之追蹤讀取之詳細情況進行說明。
圖11表示出了與“A”位準及“B”位準分別對應之記憶胞電晶體MT之閾值分佈之一例。圖11所示之實線對應於理想閾值分佈，虛線表示閾值電壓變動後之閾值分佈。
於記憶胞電晶體MT具有理想閾值分佈之情形時，作為在實施讀出動作時對選擇字元線WLsel所施加之讀出電壓，使用預先設定之讀出電壓AR、BR、CR即可。
但記憶胞電晶體MT之閾值分佈存在如圖11所示般與理想閾值分佈不同之情形。例如，即便於剛剛實施過寫入動作後記憶胞電晶體MT之閾值電壓成為理想分佈，亦可能隨著時間經過而發生閾值電壓之下降，抑或因程式干擾或讀取干擾而發生閾值電壓之上升。
又，於反覆實施了寫入及刪除之循環之記憶胞電晶體MT中，存在資料之保持特性劣化從而閾值電壓之變動變得更大之情形。若發生此種閾值電壓之變動，則於使用預先設定之讀出電壓之讀出動作中，錯誤位元數增多，有可能難以實施錯誤校正。
針對此問題，於追蹤讀取中，執行使用複數種讀出電壓之讀出動作，搜索最佳讀出電壓。具體而言，於追蹤讀取中，記憶體系統1例如於在使用讀出電壓BR之讀出動作中錯誤校正失敗之情形時，執行使用追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5之讀出動作。
該等電壓值分別設定為任意值，相鄰之追蹤電壓之間隔設定為例如大致固定。該等電壓值之關係為BRt1＜BRt2＜BRt3＜BRt4＜BRt5。又，與特定之讀出電壓BR之關係為BRt1＜BR＜BRt5。對於其他讀出電壓亦同樣地，分別設定追蹤電壓。再者，可將與各讀出電壓對應設定之追蹤電壓之個數設定為任意個數。
於追蹤讀取中，若執行使用例如追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5之讀出動作，則半導體記憶體10能基於例如記憶胞電晶體MT之接通記憶胞數量，檢測出“A”位準之閾值分佈與“B”位準之閾值分佈之間之峰谷，從而能估算出最佳讀出電壓。
而且，半導體記憶體10能藉由使用所估算出之最佳讀出電壓，執行較使用特定讀出電壓之讀出動作更高精度之讀出動作。於本說明書中，所謂讀出動作之「精度較高」，係指讀出動作中之錯誤位元之產生得到抑制。例如，將用於追蹤讀取之追蹤電壓中之一者設定為最佳讀出電壓。
進而，第1實施形態之記憶體系統1例如於在重讀之追蹤讀取中錯誤校正再次失敗之情形時，執行更高精度之追蹤讀取。以下，將該高精度之追蹤讀取稱為第1讀出，關於第1讀出之詳細情況將於下文進行敍述。
圖12係表示第1實施形態之記憶體系統1之讀出動作之一例的流程圖，表示出了自選擇了某記憶胞單元CU之讀出動作至執行2次重讀為止之一系列動作之一例。
如圖12所示，首先，記憶體系統1基於主機機器30之指示，執行讀出動作(步驟S10)。於讀出動作中，半導體記憶體10基於記憶體控制器20之指示，讀出被選擇之記憶胞單元CU之被選擇頁之資料，並將所讀出之資料發送至記憶體控制器20。然後，記憶體控制器20之ECC電路25執行自半導體記憶體10所接收到之讀出資料之錯誤校正。
於能實施步驟S10中之讀出資料之錯誤校正之情形時(步驟S11為是)，記憶體系統1將經校正後之讀出資料發送至主機機器30，結束以該頁為對象之讀出動作。另一方面，於無法實施讀出資料之錯誤校正之情形時(步驟S11為否)，記憶體系統1執行選擇了該頁之重讀(步驟S12)。
於重讀中，半導體記憶體10基於記憶體控制器20之指示，執行例如上述追蹤讀取，並將所讀出之資料發送至記憶體控制器20。然後，記憶體控制器20之ECC電路25執行自半導體記憶體10所接收到之讀出資料之錯誤校正。
於能實施步驟S12中之讀出資料之錯誤校正之情形時(步驟S13為是)，記憶體系統1將經校正後之讀出資料發送至主機機器30，結束以該頁為對象之讀出動作。另一方面，於無法實施讀出資料之錯誤校正之情形時(步驟S13為否)，記憶體系統1執行選擇了該頁之第1讀出(步驟S14)。
於第1讀出中，半導體記憶體10執行與複數個區域RG分別對應之複數次追蹤讀取。具體而言，半導體記憶體10按與區域RG1內所設置之記憶柱MH連接之位元線BL之群組(以下，稱為區域RG1之群組)、與區域RG2內所設置之記憶柱MH連接之位元線BL之群組(以下，稱為區域RG2之群組)、與區域RG3內所設置之記憶柱MH連接之位元線BL之群組(以下，稱為區域RG3之群組)、與區域RG4內所設置之記憶柱MH連接之位元線BL之群組(以下，稱為區域RG4之群組)進行分類，並對各個群組個別地執行追蹤讀取。
以下，利用圖13及圖14對第1實施形態之記憶體系統1之第1讀出之詳細情況進行說明。圖13及圖14各自表示出了對半導體記憶體10輸入之指令及位址、待命/忙碌信號RB、選擇字元線WLsel之電壓、控制信號STB。圖13對應於選擇了低階頁之情形時之第1讀出之波形，圖14對應於選擇了高階頁之情形時之第1讀出之波形。
首先，對選擇了低階頁之情形時之第1讀出進行說明。於選擇了低階頁之第1讀出中，如圖13所示，記憶體控制器20將例如指令“xxh”、指令“01h”、指令“00h”、位址資訊ADD、指令“30h”依序發送至半導體記憶體10。
指令“xxh”係指示半導體記憶體10執行以下所說明之分割追蹤讀取之指令。指令“01h”係指示半導體記憶體10執行例如與低階頁對應之動作之指令。指令“00h”係指示半導體記憶體10執行讀出動作之指令。位址資訊ADD包含與被選擇之記憶胞單元CU對應之位址之資訊。指令“30h”係指示半導體記憶體10執行基於所接收到之指令及位址之讀出動作之指令。
半導體記憶體10若接收到指令“30h”，則自待命狀態(RBn：“H”位準)轉變為忙碌狀態(RBn：“L”位準)，序列發生器14執行第1讀出。再者，序列發生器14執行第1讀出前之字元線WL之電壓成為例如VSS。
於第1讀出之起始，序列發生器14對例如各感測放大器單元SAU之閂鎖電路ADL設置“0”。然後，序列發生器14執行例如區域RG1之群組內之追蹤讀取。
於區域RG1之群組內之追蹤讀取中，首先序列發生器14對與區域RG1之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與其他區域(具體而言，為區域RG2、RG3及RG4，即區域RG1以外之所有區域)之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
在追蹤讀取(讀出動作)中，關於閂鎖電路SDL被設置為“0”之感測放大器單元SAU，電晶體60及64分別成為接通狀態及斷開狀態，位元線BL被充電。即，在追蹤讀取中，對與閂鎖電路SDL被設置為“0”之感測放大器單元SAU對應且與選擇字元線WLsel連接之記憶胞電晶體MT，執行讀出動作。
另一方面，關於閂鎖電路SDL被設置為“1”之感測放大器單元SAU，電晶體60及64分別成為斷開狀態及接通狀態，位元線BL未被充電。即，在追蹤讀取中，不對與閂鎖電路SDL被設置為“1”之感測放大器單元SAU對應且與選擇字元線WLsel連接之記憶胞電晶體MT，執行讀出動作。
再者，於本說明書中，例如對閂鎖電路SDL所設置之“0”對應於閂鎖電路SDL之節點INV之電位為“L”位準之情況，對閂鎖電路SDL所設置之“1”對應於閂鎖電路SDL之節點INV之電位為“H”位準之情況。
其次，列解碼器模組16對選擇字元線WLsel依序施加例如追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5，序列發生器14於各追蹤電壓被施加至選擇字元線WLsel之期間，分別斷定控制信號STB。
若斷定控制信號STB，則與區域RG1之群組對應之感測放大器單元SAU基於對應之位元線BL之電壓，感測連接於選擇字元線WLsel之記憶胞電晶體MT之資料。將各追蹤電壓下之感測結果(讀出結果)保持於閂鎖電路SDL，其後將該感測結果(讀出結果)經由閂鎖電路XDL傳送至序列發生器14。
此時，作為對序列發生器14傳送之讀出結果，利用與例如該區域RG對應之記憶胞電晶體MT之接通記憶胞數量。然後，序列發生器14基於與區域RG1之群組對應之感測放大器單元SAU中的讀出電壓BRt1～BRt5各自之讀出結果，估算區域RG1之群組內之最佳之讀出電壓BRc1。
其後，列解碼器模組16將序列發生器14所估算出之最佳之讀出電壓BRc1施加至選擇字元線WLsel，序列發生器14於最佳之讀出電壓BRc1被施加至選擇字元線WLsel之期間，斷定控制信號STB。
若斷定控制信號STB，則與區域RG1之群組對應之感測放大器單元SAU基於對應之位元線BL之電壓，感測連接於選擇字元線WLsel之記憶胞電晶體MT之資料。即，對該記憶胞電晶體MT之閾值電壓是否超過了讀出電壓BRc1進行判定。
然後，與區域RG1之群組對應之感測放大器單元SAU將使用讀出電壓BRc1之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。於第1讀出中，將使用該最佳之讀出電壓BRc1之讀出結果用作與區域RG1之群組對應之記憶胞電晶體MT之讀出結果。
再者，關於如上所述般以區域GR為單位估算最佳讀出電壓，並以區域GR為單位執行使用最佳讀出電壓之讀出動作之追蹤讀取，以下將其稱為分割追蹤讀取。
繼而，序列發生器14於區域RG2、RG3及RG4各自之群組內，與於區域RG1之群組內同樣地，分別執行分割追蹤讀取。以下，對以區域RG2、RG3及RG4之群組為對象之分割追蹤讀取分別簡潔地進行說明。
於以區域RG2之群組為對象之分割追蹤讀取中，首先序列發生器14對與區域RG2之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與其他區域(具體而言，為區域RG1、RG3及RG4，即區域RG2以外之所有區域)之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
其次，執行使用追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5之讀出動作，並基於其等之讀出結果，估算區域RG2之群組內之最佳之讀出電壓BRc2。
然後，執行使用讀出電壓BRc2之讀出動作，與區域RG2之群組對應之感測放大器單元SAU將其之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。於第1讀出中，將使用該最佳之讀出電壓BRc2之讀出結果用作與區域RG2之群組對應之記憶胞電晶體MT之讀出結果。
於以區域RG3之群組為對象之分割追蹤讀取中，首先序列發生器14對與區域RG3之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與其他區域(具體而言，為區域RG1、RG2及RG4，即區域RG3以外之所有區域)之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
其次，執行使用追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5之讀出動作，並基於其等之讀出結果，估算區域RG3之群組內之最佳之讀出電壓BRc3。
然後，執行使用讀出電壓BRc3之讀出動作，與區域RG3之群組對應之感測放大器單元SAU將其之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。於第1讀出中，將使用該最佳之讀出電壓BRc3之讀出結果用作與區域RG3之群組對應之記憶胞電晶體MT之讀出結果。
於以區域RG4之群組為對象之分割追蹤讀取中，首先序列發生器14對與區域RG4之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與其他區域(具體而言，為區域RG1、RG2及RG3，即區域RG4以外之所有區域)之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
其次，執行使用追蹤電壓BRt1、BRt2、BRt3、BRt4及BRt5之讀出動作，並基於其等之讀出結果，估算區域RG4之群組內之最佳之讀出電壓BRc4。
然後，執行使用讀出電壓BRc4之讀出動作，與區域RG4之群組對應之感測放大器單元SAU將其之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。於第1讀出中，將使用該最佳之讀出電壓BRc4之讀出結果用作與區域RG4之群組對應之記憶胞電晶體MT之讀出結果。
再者，以上所說明之分割追蹤讀取中對選擇字元線WLsel所施加之各追蹤電壓係例如於每一個區域RG均使用相同之電壓。但並不限定於此，第1讀出中所使用之追蹤電壓亦可係於每一個區域RG各使用不同之電壓。又，執行以上所說明之分割追蹤讀取之順序亦可為其他順序，可按任意順序而執行。
與區域RG1～RG4各自之群組對應之分割追蹤讀取結束後，成為如下狀態，即：於各感測放大器單元SAU之閂鎖電路ADL，保持有使用對每一個區域RG逐一估算出之最佳讀出電壓之讀出結果。
其後，序列發生器14使各感測放大器單元SAU將閂鎖電路ADL中所保持之資料傳送至閂鎖電路XDL，並使半導體記憶體10自忙碌狀態轉變為待命狀態。
若檢測到半導體記憶體10已成為待命狀態，則記憶體控制器20控制半導體記憶體10，使其輸出第1讀出之讀出結果。具體而言，記憶體控制器20藉由切換例如讀出賦能信號REn，而將各感測放大器單元SAU之閂鎖電路XDL中所保持之讀出資料輸出至記憶體控制器20。此時，自半導體記憶體10向記憶體控制器20輸出之資料相當於1頁。
再者，於第1讀出中，亦可為於與區域RG1～RG4各自之群組對應之分割追蹤讀取結束後，半導體記憶體10自忙碌狀態轉變為待命狀態。於該情形時，記憶體控制器20使半導體記憶體10將各感測放大器單元SAU之閂鎖電路ADL中所保持之資料傳送至閂鎖電路XDL，然後如上所述般使其輸出讀出資料。
對記憶體控制器20輸出之讀出資料包括：使用最佳之讀出電壓BRc1自與區域RG1對應之記憶胞電晶體MT讀出之讀出資料，使用最佳之讀出電壓BRc2自與區域RG2對應之記憶胞電晶體MT讀出之讀出資料，使用最佳之讀出電壓BRc3自與區域RG3對應之記憶胞電晶體MT讀出之讀出資料，使用最佳之讀出電壓BRc4自與區域RG4對應之記憶胞電晶體MT讀出之讀出資料。
於第1實施形態之記憶體系統1中，以上所說明之動作對應於選擇了低階頁之情形時之第1讀出之一例。對於藉由第1讀出所讀出之資料，與上述重讀等同樣地，利用ECC電路25執行錯誤校正。
其次，對選擇了高階頁之情形時之第1讀出進行說明。於選擇了高階頁之第1讀出中，如圖14所示，記憶體控制器20將例如指令“xxh”、指令“02h”、指令“00h”、位址資訊ADD、指令“30h”依序發送至半導體記憶體10。
指令“02h”係指示半導體記憶體10執行與例如高階頁對應之動作之指令。半導體記憶體10若接收到指令“30h”，則自待命狀態轉變為忙碌狀態，序列發生器14執行第1讀出。
首先，序列發生器14於例如區域RG1之群組內，執行分割追蹤讀取。於區域RG1之群組內之追蹤讀取中，首先序列發生器14對與區域RG1之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與其他區域(具體而言，為區域RG2、RG3及RG4，即區域RG1以外之所有區域)之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
其次，列解碼器模組16對選擇字元線WLsel依序施加例如追蹤電壓ARt1、ARt2、ARt3、ARt4、ARt5、CRt1、CRt2、CRt3、CRt4及CRt5，序列發生器14於各追蹤電壓被施加至選擇字元線WLsel之期間，分別斷定控制信號STB。
然後，與低階頁之第1讀出同樣地，序列發生器14基於追蹤電壓ARt1～ARt5各自之讀出結果估算最佳之讀出電壓ARc1，基於追蹤電壓CRt1～CRt5各自之讀出結果估算最佳之讀出電壓CRc1。
其後，列解碼器模組16對選擇字元線WLsel依序施加區域RG1之群組內之最佳之讀出電壓ARc1及CRc1，序列發生器14於最佳之讀出電壓ARc1及CRc1各自被施加至選擇字元線WLsel之期間，斷定控制信號STB。
若斷定控制信號STB，則與區域RG1之群組對應之感測放大器單元SAU基於對應之位元線BL之電壓，感測連接於選擇字元線WLsel之記憶胞電晶體MT之資料。即，對該記憶胞電晶體MT之閾值電壓是否低於讀出電壓ARc1、或超過了CRc1進行判定。
與區域RG1之群組對應之感測放大器單元SAU將使用例如讀出電壓ARc1之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。
然後，與區域RG1之群組對應之感測放大器單元SAU將使用讀出電壓CRc1之讀出結果保持於閂鎖電路SDL，其後基於閂鎖電路ADL中所保持之讀出結果、及閂鎖電路SDL中所保持之讀出結果，計算高階頁之讀出資料，並將計算結果保持於閂鎖電路ADL。
於選擇了高階頁之第1讀出中，將該閂鎖電路ADL中所保持之計算結果用作與區域RG1之群組對應之記憶胞電晶體MT之讀出結果。
以後亦同樣地，序列發生器14於區域RG2、RG3及RG4各自之群組內，執行分割追蹤讀取，並將使用與各區域RG對應之最佳讀出電壓之讀出結果保持於對應之閂鎖電路ADL。然後，與低階頁之第1讀出同樣地，將閂鎖電路ADL中所保持之資料傳送至閂鎖電路XDL，其後將該資料輸出至記憶體控制器20。此時，自半導體記憶體10向記憶體控制器20輸出之資料相當於1頁。
高階頁之第1讀出之其他詳細動作與低階頁之第1讀出相同，因此省略說明。
[1-3]第1實施形態之效果 根據以上所說明之第1實施形態之記憶體系統1，能提高記憶胞電晶體MT中所記憶之資料之恢復能力。以下，對第1實施形態之詳細效果進行說明。
例如，於記憶胞三維地積層而成之NAND型快閃記憶體中，對應於字元線WL之配線形成為板狀，而成為積層構造。而且，若於被寫入資料後，對應之字元線WL發生後天之短路不良或開路不良，則存在以不良發生部位為界，有效之字元線WL之電阻值變化之情況。於本說明書中，所謂“字元線WL之電阻值”，表示自接觸插塞CC之位置朝向記憶胞電晶體MT之位置且經由字元線WL之電阻值，例如由時間常數RC求出。即，於本說明書中，所謂“字元線WL之值”，係指表示自接觸插塞CC之位置朝向記憶胞電晶體MT之位置且經由字元線WL之電壓之傳輸容易度的概念。
圖15表示出了字元線WL發生不良之情形時之字元線之電阻值的變化之一例。於圖15之上側，示出了積層之複數條字元線WL中之1條字元線WL與區域RG1～RG4之對應關係，省略了該字元線WL所通過之記憶柱MH之圖示。於圖15之下側，示出了圖15之上側所示之字元線WL之各位置與接觸插塞CC之間的電阻值之變化之一例。
如圖15所示，於區域RG2內字元線WL發生不良之情形時，存在如下情形，即：於例如自不良發生部位往前之區域內，電阻值上升。於此種情形時，相對於列解碼器模組16對字元線WL所施加之電壓而言之有效之閾值分佈例如如圖16所示般變化。
於圖16所示之例中，可看到：相對於區域RG1內之記憶胞電晶體MT之閾值分佈，區域RG4內之記憶胞電晶體MT之閾值分佈向更高之方向偏移。此現象產生之可能原因在於：區域RG4內之字元線WL之電阻值增高，因此對與區域RG4對應之記憶胞電晶體MT之閘極有效施加之電壓低於對與區域RG1對應之記憶胞電晶體MT之閘極有效施加之電壓。
因此，存在區域RG1內之最佳讀出電壓與區域RG4內之最佳讀出電壓不同之可能性。例如，存在如下情形，即：雖於區域RG1內通常之讀出電壓AR、BR及CR最佳，但於區域RG4內高於通常之讀出電壓AR、BR及CR之讀出電壓Arc、BRc及CRc方為最佳讀出電壓。
於此種情形時，若執行選擇了記憶胞單元CU之該頁之追蹤讀取，則序列發生器14將會估算區域RG1～RG4內經平均化後之最佳讀出電壓。即，若以區域RG為單位視之，則存在追蹤讀取中所估算出之最佳讀出電壓並非為恰當之電壓之可能性。
因此，第1實施形態之記憶體系統1於例如錯誤校正失敗後之重讀中，執行以區域RG為單位之追蹤讀取(分割追蹤讀取)。於分割追蹤讀取中，序列發生器14將例如區域RG1之讀出結果抽出而估算對區域RG1而言最佳之讀出電壓，執行使用與區域RG1對應之最佳讀出電壓之讀出動作。對於其他區域RG，亦同樣地執行該動作。
藉此，第1實施形態之記憶體系統1能於例如如圖15所示般電阻值上升之區域RG2、RG3及RG4各者內使用最佳讀出電壓，從而能抑制區域RG1～RG4各者內之讀出資料之錯誤位元數。
因此，第1實施形態之記憶體系統1於例如因後天之不良而導致字元線WL之特性變化之情形時，能提高寫入至與該字元線WL對應之記憶胞電晶體MT之資料之恢復能力。
又，於以上所說明之第1實施形態之記憶體系統1中，與某記憶胞單元CU對應之1頁資料例如如圖17所示般排列。再者，圖17表示出了記憶胞單元CU中所包含之記憶胞電晶體MT之物理配置(物理位址)之一例，邏輯配置(邏輯位址)亦可不同。
如圖17所示，於第1實施形態之記憶體系統1中，複數位元之資料(例如1 kbyte)與同位元之組係以例如每一個區域RG內各包含2組之方式設計。藉由如此地使資料與同位元之組包含於對應之區域RG內，第1實施形態之記憶體系統1能對每一個區域RG逐一執行讀出資料之錯誤校正。
藉此，第1實施形態之記憶體系統1即便於在執行了例如分割追蹤讀取之記憶胞單元CU中包含無法恢復之區域RG之情形時，亦能抑制可恢復之資料量之減少。再者，於記憶體系統1中，資料與同位元之組相對於記憶胞單元CU之排列方式並不限定於圖17所示之例，亦可為其他排列方式。
[2]第2實施形態 第2實施形態之記憶體系統1之構成與第1實施形態之記憶體系統1之構成相同。而且，於第2實施形態之記憶體系統1中，重讀後會執行指定了錯誤校正失敗之區域RG之分割追蹤讀取。以下，對第2實施形態之記憶體系統1與第1實施形態之不同點進行說明。
[2-1]動作 圖18係表示第2實施形態之記憶體系統1之讀出動作之一例的流程圖，表示出了繼第1實施形態中利用圖12所說明之步驟S12之重讀後之動作的一例。
如圖18所示，於在重讀中能實施讀出資料之錯誤校正之情形時(步驟S13為是)，記憶體系統1將經校正後之讀出資料發送至主機機器30，結束以該頁為對象之讀出動作。
另一方面，於無法實施讀出資料之錯誤校正之情形時(步驟S13為否)，記憶體控制器20之例如CPU22基於ECC電路25之錯誤校正結果，將該頁中發生錯誤之行位址CA抽出。然後，記憶體控制器20利用包含發生錯誤之行位址CA之指令集，命令半導體記憶體10執行第2讀出。
若半導體記憶體10接收到命令執行第2讀出之指令集，則例如序列發生器14基於指令集中所包含之行位址CA，特定出發生錯誤之區域RG(步驟S20)。
然後，序列發生器14執行選擇了所特定出之區域RG之第2讀出(步驟S21)。第2讀出係自與區域RG1～RG4各者對應之群組中選擇與一部分區域RG對應之群組而執行之分割追蹤讀取。
以下，利用圖19對第2實施形態之記憶體系統1之第2讀出之一例進行說明。圖19顯示對半導體記憶體10輸入之指令及位址、待命/忙碌信號RB、選擇字元線WLsel之電壓、控制信號STB。再者，於以下實施形態中，為使說明簡略化，僅對選擇了低階頁之情形時之動作進行說明。
首先，如圖19所示，記憶體控制器20將例如指令“xxh”、指令“yyh”、指令“01h”、指令“00h”、位址資訊ADD、指令“30h”依序發送至半導體記憶體10。
指令“yyh”係指示指定執行區域RG之分割追蹤讀取之指令，且包含指定與例如1個或複數個區域RG對應之群組之資訊。與第2讀出相關之指令集中之位址資訊ADD包含錯誤校正失敗之行位址CA。
半導體記憶體10若接收到指令“30h”，則自待命狀態轉變為忙碌狀態，序列發生器14執行第2讀出。
例如，於步驟S20中所特定出之區域RG為區域RG4之情形時，序列發生器14於區域RG4之群組內執行分割追蹤讀取。該分割追蹤讀取之詳細動作與第1實施形態中所說明之分割追蹤讀取相同，因此省略說明。
且，若序列發生器14檢測到所指定之區域RG之群組內之分割追蹤讀取結束，則使半導體記憶體10自忙碌狀態轉變為待命狀態。其後，半導體記憶體10基於記憶體控制器20之控制，例如將與被選擇之區域RG對應之群組之讀出結果輸出至記憶體控制器20。此時，自半導體記憶體10向記憶體控制器20輸出之資料相當於例如1/4頁。如此，第2讀出中所要輸出之資料之容量基於被選擇之區域RG之數量而變化。
再者，於第2實施形態中，與未被指定之區域RG對應之讀出結果既可輸出，亦可不輸出。於將與未被指定之區域RG對應之讀出資料輸出之情形時，記憶體控制器20將接收到之該讀出資料當作無效資料處理。第2讀出之其他詳細動作與第1實施形態中所說明之第1讀出相同，因此省略說明。
[2-2]第2實施形態之效果 根據以上所說明之第2實施形態之記憶體系統1，與第1實施形態同樣地，能提高記憶胞電晶體MT中記憶之資料之恢復能力。以下，對第2實施形態之詳細效果進行說明。
圖20與第1實施形態中所說明之圖15同樣地，顯示字元線WL發生不良之情形時之字元線之電阻值的變化之一例。在圖20所示之例中，於區域RG3與區域RG4之交界附近，字元線WL發生不良，以不良發生部位為界，字元線WL之電阻值大幅變化。
於圖20所示之例中，若執行通常之追蹤讀取，則存在如下可能性，即：所估算出之最佳讀出電壓成為接近與區域RG1～RG3各者之群組對應之最佳讀出電壓之值，成為偏離與區域RG4之群組對應之最佳讀出電壓之值。於該情形時，存在如下可能性，即：於與區域RG1～RG3各自之群組對應之讀出資料中錯誤校正成功，於與區域RG4之群組對應之讀出資料中錯誤校正失敗。
因此，第2實施形態之記憶體系統1選擇錯誤校正失敗之區域RG，執行第1實施形態中所說明之分割追蹤讀取。而且，於第2實施形態中，半導體記憶體10僅將例如與錯誤校正失敗之區域RG對應之追蹤讀取結果輸出至記憶體控制器20。
藉此，較之第1實施形態中所說明之第1讀出，於第2實施形態之記憶體系統1之第2讀出中，能減少作為分割追蹤讀取之對象之區域RG，且較之第1讀出中之資料傳送量，能抑制第2讀出中之資料傳送量。因此，較之第1實施形態，第2實施形態之記憶體系統1能縮短與資料恢復相關之動作之時間。
[3]第3實施形態 第3實施形態之記憶體系統1之構成與第1實施形態之記憶體系統1之構成相同。而且，於第3實施形態之記憶體系統1中，重讀後會在基於錯誤校正失敗之區域RG再次設定後之區域RG內執行分割追蹤讀取。以下，對第3實施形態之記憶體系統1與第1及第2實施形態之不同點進行說明。
[3-1]動作 圖21係表示第3實施形態之記憶體系統1之讀出動作之一例的流程圖，表示出了繼例如第1實施形態中利用圖12所說明之步驟S12之重讀後之動作的一例。
如圖21所示，於在重讀中能實施讀出資料之錯誤校正之情形時(步驟S13為是)，記憶體系統1將經校正後之讀出資料發送至主機機器30，結束以該頁為對象之讀出動作。
另一方面，於無法實施讀出資料之錯誤校正之情形時(步驟S13為否)，記憶體控制器20之例如CPU22基於ECC電路25之錯誤校正結果，將該頁中發生錯誤之行位址CA抽出。然後，記憶體控制器20利用包含發生錯誤之行位址CA之指令集，命令半導體記憶體10執行第3讀出。
若半導體記憶體10接收到命令執行第3讀出之指令集，則例如序列發生器14基於指令集中所包含之行位址CA，特定出發生錯誤之區域RG(步驟S20)。
然後，序列發生器14基於所特定出之區域RG之資訊，設定要執行分割追蹤讀取之區域RG(步驟S30)，執行第3讀出(步驟S31)。
此處，利用圖22及圖23，對步驟S30中所設定之區域RG之一例進行說明。圖22及圖23各自表示出了在重讀中錯誤校正失敗之區域RG之一例、及在第3讀出中所設定之區域RG之一例。
於在重讀中與區域RG3之群組對應之讀出資料之錯誤校正失敗之情形時，例如如圖22所示，將發生錯誤之區域RG分割成2個以上區域RG(例如，區域RG5及RG6)，將分割所得之區域RG設定為分割追蹤讀取之對象。
但並不限定於此，在與區域RG3之群組對應之讀出資料之錯誤校正失敗之情形時，例如如圖23所示，不變更區域RG之範圍，而設定區域RG所指定之範圍有所滑移之區域RG(例如，區域RG5及RG6)，將所設定之區域RG設定為分割追蹤讀取之對象。
如此，於第3實施形態中，序列發生器14能於步驟S30之區域RG之設定中，設定任意之區域RG。再者，作為區域RG之最小範圍，設定為序列發生器14能藉由分割追蹤讀取估算出相鄰之閾值分佈之峰谷之範圍。
於第3讀出中，對半導體記憶體10輸入之指令及位址、待命/忙碌信號RB、選擇字元線WLsel之電壓、控制信號STB各自之動作與例如第2實施形態中所說明之第2讀出相同，因此省略說明。
再者，於要將第2讀出與第3讀出分開使用之情形時，記憶體系統1會將與例如指令“yyh”不同之指令分配給第3讀出。又，第2讀出與第3讀出之分開使用亦可藉由變更半導體記憶體10之動作設定而實現。
又，第3實施形態中所說明之第3讀出亦可與第1實施形態中所說明之第1讀出組合。例如，假設：如第1實施形態中所說明般執行了第1讀出，但於第1讀出之執行中，未能藉由區域RG3內之分割追蹤讀取估算出最佳讀出電壓。
於該情形時，序列發生器14亦可與第3讀出同樣地，對區域RG3實施區域之分割及/或區域之滑移之設定，對所設定之區域再次執行分割追蹤讀取。又，於第1讀出之執行中，序列發生器14亦可變更區域之設定，執行複數次與第3讀出相同之動作。
[3-2]第3實施形態之效果 根據以上所說明之第3實施形態之記憶體系統1，較之第2實施形態，能更為提高記憶胞電晶體MT中所記憶之資料之恢復能力。以下，對第3實施形態之詳細效果進行說明。
圖24與第1實施形態中所說明之圖15同樣地，表示出了字元線WL發生不良之情形時之字元線之電阻值的變化之一例。在圖24所示之例中，於區域RG3之內側，字元線WL發生不良，以不良發生部位為界，字元線WL之電阻值大幅變化。
於圖24所示之例中，例如區域RG3內包含最佳讀出電壓大為不同之部分，因此存在即便執行選擇了區域RG3之群組之分割追蹤讀取後亦無法正確讀出資料之可能性。
因此，第3實施形態之記憶體系統1基於錯誤校正失敗之區域RG再次設定區域RG，執行分割追蹤讀取。具體而言，於第3實施形態中，序列發生器14例如如圖24所示，將與不良發生部位對應之區域RG分割成更細之區域RG(例如區域RG5及RG6)，而對分割所得之區域RG分別執行分割追蹤讀取。
藉此，第3實施形態之記憶體系統1能提高分割所得之區域RG中不含不良發生部位之區域RG內之錯誤校正之成功率，且能縮小與包含難以進行錯誤校正之不良發生部位之區域RG對應之記憶容量。
又，隨著包含不良發生部位之區域RG之單位縮小，資料之讀出所需之總時間增加，藉由分割追蹤讀取，能設定對該區域RG而言更佳之讀出電壓之可能性提高。因此，能抑制錯誤位元數。
綜上所述，較之第2實施形態，第3實施形態之記憶體系統1即便於在執行了例如分割追蹤讀取之記憶胞單元CU中包含無法恢復之區域RG之情形時，亦能抑制可恢復之資料量之減少，從而能提高資料恢復能力。
[4]第4實施形態 第4實施形態之記憶體系統1之構成與第1實施形態之記憶體系統1之構成相同。而且，於第4實施形態之記憶體系統1中，重讀後會指定錯誤校正失敗之區域RG，且執行變更了電壓條件之分割追蹤讀取。以下，對第4實施形態之記憶體系統1與第1～第3實施形態之不同點進行說明。
[4-1]動作 圖25係表示第4實施形態之記憶體系統1之讀出動作之一例的流程圖，表示出了繼例如第1實施形態中利用圖12所說明之步驟S12之重讀後之動作的一例。
如圖25所示，於在重讀中能實施讀出資料之錯誤校正之情形時(步驟S13為是)，記憶體系統1將經校正後之讀出資料發送至主機機器30，結束以該頁為對象之讀出動作。
另一方面，於無法實施讀出資料之錯誤校正之情形時(步驟S13為否)，記憶體控制器20之例如CPU22基於ECC電路25之錯誤校正結果，將該頁中發生錯誤之行位址CA抽出。
然後，記憶體控制器20利用包含發生錯誤之行位址CA、及電壓偏移資訊之指令集，命令半導體記憶體10執行第4讀出。電壓偏移資訊係執行與通常之讀出電壓不同之讀出動作之情形時所使用的參數。
若半導體記憶體10接收到命令執行第4讀出之指令集，則例如序列發生器14基於指令集中所包含之行位址CA，特定出發生錯誤之區域RG(步驟S20)。
又，序列發生器14基於例如電壓偏移資訊，設定用於分割追蹤讀取之追蹤電壓(步驟S40)。將所要設定之追蹤電壓設定為例如高於通常之追蹤電壓之電壓。
再者，追蹤電壓之上升幅度可基於例如在發生錯誤之區域RG內無法實施錯誤校正之資料容量進行設定，可基於被選擇之區域RG進行設定，亦可對被選擇之每一個區域RG設定各不相同之上升幅度。又，步驟S40中所設定之追蹤電壓亦可為低於通常之追蹤電壓之電壓。
然後，序列發生器14基於所特定出之區域RG、及所設定之追蹤電壓，執行第4讀出(步驟S41)。第4讀出與於第2實施形態中所說明之第2讀出中變更了分割追蹤讀取之追蹤電壓之動作。
以下，利用圖26對第4實施形態之記憶體系統1之第4讀出之一例進行說明。圖26表示出了對半導體記憶體10輸入之指令及位址、待命/忙碌信號RB、選擇字元線WLsel之電壓、控制信號STB。
首先，如圖26所示，記憶體控制器20將例如指令“xxh”、指令“yyh”、指令“zzh”、指令“01h”、指令“00h”、位址資訊ADD、指令“30h”依序發送至半導體記憶體10。
指令“zzh”係指定分割追蹤讀取中所使用之追蹤電壓之指令，相當於上述電壓偏移資訊。半導體記憶體10若接收到指令“30h”，則自待命狀態轉變為忙碌狀態，序列發生器14執行第4讀出。
例如，於步驟S20中所特定出之區域RG為區域RG4之情形時，序列發生器14於區域RG4之群組內執行分割追蹤讀取。
於本例中之與區域RG4之群組對應之分割追蹤讀取中，首先，序列發生器14對與區域RG4之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“0”，對與區域RG1、RG2及RG3中任一者之群組對應之感測放大器單元SAU之閂鎖電路SDL設置“1”。
其次，執行使用追蹤電壓BRbt1、BRbt2、BRbt3、BRbt4及BRbt5之讀出動作。例如，追蹤電壓BRbt1～BRbt5分別為高於追蹤電壓BRt1～BRt5之電壓。然後，基於其等之讀出結果，估算區域RG4之群組內之最佳之讀出電壓BRbc4。
然後，執行使用讀出電壓BRbc4之讀出動作，與區域RG4之群組對應之感測放大器單元SAU將其之讀出結果保持於閂鎖電路SDL，其後將該讀出結果傳送至閂鎖電路ADL。於本例之第4讀出中，將使用該最佳之讀出電壓BRbc4之讀出結果用作與區域RG4之群組對應之記憶胞電晶體MT之讀出結果。
然後，若序列發生器14檢測到所指定之區域RG之群組內之分割追蹤讀取已結束，則使半導體記憶體10自忙碌狀態轉變為待命狀態。其後，半導體記憶體10基於記憶體控制器20之控制，將與例如被選擇之區域RG對應之群組之讀出結果輸出至記憶體控制器20。此時，自半導體記憶體10向記憶體控制器20輸出之資料相當於例如1/4頁。如此，於第4讀出中所要輸出之資料之容量基於被選擇之區域RG之數量而變化。
再者，第4實施形態之記憶體系統1於在第4讀出中再次無法實施錯誤校正之情形時，亦可將追蹤電壓設定得更高，再次執行第4讀出。第4讀出之其他詳細動作與第2實施形態中所說明之第2讀出相同，因此省略說明。
[4-2]第4實施形態之效果 於在字元線WL之中途發生不良之情形時，如第2實施形態中利用圖20所說明般，存在以不良發生部位為界，字元線WL之電阻值大幅變化之情形。
於此種情形時，存在如下可能性，即：即便記憶體系統1於字元線WL之電阻值大幅上升之區域RG內執行了分割追蹤讀取，對連接於與該區域RG對應之字元線WL之部分的記憶胞電晶體MT所施加之有效電壓亦會降低，從而無法檢測出相鄰之閾值分佈之峰谷。
因此，第4實施形態之記憶體系統1使用較例如通常之追蹤讀取更高之追蹤電壓，執行例如第2實施形態中所說明之分割追蹤讀取。即，於第4實施形態之記憶體系統1中，使對字元線WL之電阻值變化之部分所施加之追蹤電壓變化為能恰當地判定出相鄰之閾值分佈之峰谷之電壓。
藉此，即便於在通常之追蹤電壓下無法估算出最佳讀出電壓之狀態下，第4實施形態之記憶體系統1亦能估算出最佳讀出電壓。因此，第4實施形態之記憶體系統1能抑制可恢復之資料量之減少，從而能提高資料恢復能力。
再者，於第4實施形態中，以選擇錯誤校正失敗之區域RG執行分割追蹤讀取之情形為例進行了說明，但並不限定於此。例如，亦可如第1實施形態中所說明之第1讀出般，將所有區域RG作為對象，執行應用了經變更後之追蹤電壓之分割追蹤讀取。
又，第4實施形態中所說明之第4讀出之動作亦可對第1讀出加以應用。例如，記憶體控制器20向命令半導體記憶體10執行第1讀出之指令序列中追加指令“zzh”。於該情形時，半導體記憶體10執行使用基於指令“zzh”進行變更後之追蹤電壓之第1讀出。如此，第4讀出可與其他實施形態中所說明之讀出動作組合。
[5]第5實施形態 第5實施形態之記憶體系統1之構成與第1實施形態之記憶體系統1之構成相同。而且，於第5實施形態之記憶體系統1中，在閒置狀態時所執行之尋讀中，執行例如第1讀出。以下，對第5實施形態之記憶體系統1與第1～第4實施形態之不同點進行說明。
[5-1]動作 記憶體系統1於例如閒置狀態時，執行尋讀。記憶體系統1於尋讀中，依序執行以記憶胞陣列11中所包含之各塊BLK之各頁為對象之讀出動作，並對是否能讀出資料進行確認。然後，記憶體系統1於某頁中例如錯誤位元數超過了特定數之情形時，將包含該頁之塊BLK中所記憶之資料待避至其他塊BLK，並將該塊BLK登錄為壞塊。
再者，塊BLK被登錄為壞塊之條件並不限定於此，亦可設定其他條件。又，可將在尋讀中被執行讀出動作之塊BLK之順序、及被選擇之塊BLK內被執行讀出動作之頁之順序各自設定為任意順序。
圖27表示第5實施形態之記憶體系統1中之尋讀之一例的流程圖。以下，利用圖27對第5實施形態之記憶體系統1之尋讀之詳細動作進行說明。
於第5實施形態中，記憶體系統1若成為例如閒置狀態，則開始實施尋讀(步驟S50)。
於尋讀中，記憶體控制器20指示半導體記憶體10執行選擇了例如某塊BLK之某頁之讀出動作，半導體記憶體10執行選擇了該頁之讀出動作(步驟S10)。
於在步驟S10中能實施自半導體記憶體10讀出之資料之錯誤校正之情形時(步驟S11為是)，記憶體控制器20對記憶體系統1之閒置狀態是否已結束進行確認(步驟S52)。於閒置狀態尚未結束之情形時，記憶體控制器20之處理返回至步驟S10，指示半導體記憶體10執行選擇了下一頁之讀出動作。
於在步驟S10中無法實施自半導體記憶體10讀出之資料之錯誤校正之情形時(步驟S11為否)，記憶體控制器20指示半導體記憶體10執行選擇了例如該頁之第1讀出，半導體記憶體10執行第1讀出。
然後，記憶體控制器20執行自半導體記憶體10輸出之讀出資料之錯誤校正，並指示半導體記憶體10將經校正後之讀出資料寫入至其他塊BLK。然後，記憶體控制器20對被半導體記憶體10執行了第1讀出之塊BLK內之其他資料，亦同樣地使資料待避至其他塊BLK，並將發生錯誤之塊BLK登錄為壞塊(步驟S51)。
其後，於記憶體系統1中，記憶體控制器20對記憶體系統1之閒置狀態是否已結束進行確認(步驟S52)。於閒置狀態尚未結束之情形時，記憶體控制器20之處理返回至步驟S10，指示半導體記憶體10執行選擇了下一塊BLK之讀出動作。
以上所說明之動作在記憶體系統1處於閒置狀態之期間內反覆執行。而且，記憶體控制器20一旦檢測到於步驟S52中閒置狀態已結束，便結束尋讀。
[5-2]第5實施形態之效果 綜上所述，在第5實施形態之記憶體系統1中，於閒置狀態時之尋讀中，利用了第1實施形態中所說明之第1讀出。藉此，第5實施形態之記憶體系統1於尋讀時，亦與第1實施形態同樣地，能提高針對發生不良之塊BLK之資料之恢復能力。
記憶體系統1執行尋讀之頻率可任意設定。可為記憶體系統1每次處於閒置狀態時均執行尋讀。或者，亦可為每當處於閒置狀態之次數達到特定次數便執行尋讀。又，例如，亦可為當經過特定期間(日、週、月)後方處於閒置狀態時執行尋讀。
再者，在第5實施形態中，於尋讀中，以在通常之讀出動作後執行第1讀出之情形為例進行了說明，但並不限定於此。例如，亦可使用第2～第4實施形態中所說明之第2讀出、第3讀出、或第4讀出，取代圖27所示之步驟S14。
又，亦可為於經步驟S14中之分割追蹤讀取後錯誤校正仍不成功之情形時，繼續執行第2讀出、第3讀出、及第4讀出中之任一者。於此種情形時，第5實施形態之記憶體系統1亦能獲得與第2～第4實施形態中之任一者相同之效果。
[6]第6實施形態 第6實施形態之記憶體系統1之構成與第1實施形態之記憶體系統1之構成相同。而且，於第6實施形態之記憶體系統1中，使用第1實施形態等中所說明之分割追蹤讀取，執行調查被選擇之記憶胞單元CU之狀態之讀出動作。以下，對第6實施形態之記憶體系統1與第1～第5實施形態之不同點進行說明。
[6-1]動作 第6實施形態之記憶體系統1於要調查記憶胞單元CU之狀態之情形時，執行利用第5讀出之狀態確認動作。第5讀出相當於在兩端之區域RG內執行第1實施形態中所說明之分割追蹤讀取之動作。
以下，利用圖28對第6實施形態之記憶體系統1中之狀態確認動作進行說明。圖28係表示第6實施形態之記憶體系統1中之狀態確認動作之一例的流程圖。
於狀態確認動作中，記憶體系統1選擇希望調查狀態之記憶胞單元CU，執行第5讀出。具體而言，記憶體控制器20指示半導體記憶體10執行選擇了例如某塊BLK之某頁之第5讀出，半導體記憶體10執行選擇了該頁之第5讀出(步驟S60)。
然後，於第5讀出中，記憶體控制器20指示半導體記憶體10執行選擇了對應於兩端之區域RG之分割追蹤讀取。圖29表示出了第5讀出中所選擇之區域RG之一例。
如圖29所示，於執行第5讀出之情形時，分別選擇例如距離接觸插塞CC最近之區域RG1、及距離接觸插塞CC最遠之區域RG4。即，記憶體控制器20於第5讀出中，指示半導體記憶體10執行選擇了例如區域RG1及RG4之分割追蹤讀取。該分割追蹤讀取之詳細動作與第2實施形態中所說明之分割追蹤讀取相同，但所輸出之資訊不同。
具體而言，於第5讀出中，半導體記憶體10基於記憶體控制器20之控制，將用以對在區域RG1內所估算出之最佳讀出電壓與在區域RG4內所估算出之最佳讀出電壓之間是否存在差異進行判斷的資訊輸出至記憶體控制器20。作為該資訊，使用例如與對應於兩端之區域RG各自之最佳讀出電壓對應之參數。
然後，記憶體控制器20基於藉由第5讀出自半導體記憶體10輸出之資訊，對與對應於兩端之區域RG各者對應之最佳讀出電壓間是否存在差異進行判定(步驟S61)。
在與對應於兩端之區域RG各者對應之最佳讀出電壓間無差異之情形時(步驟S62為否)，記憶體控制器20認為被選擇之記憶體單元CU之狀態良好，從而結束該狀態確認動作。
在與對應於兩端之區域RG各者對應之最佳讀出電壓間有差異之情形時(步驟S62為是)，記憶體控制器20依序執行第5實施形態中利用圖27所說明之步驟S14及S51之處理。簡而言之，記憶體控制器20藉由利用例如第1讀出，而使剛剛被執行了第5讀出之塊BLK之資料待避至其他塊BLK，並將剛剛被執行了第5讀出之塊BLK登錄為壞塊。
一旦步驟S14及S51之處理結束，記憶體控制器20便結束該狀態確認動作。
[6-2]第6實施形態之效果 綜上所述，在第6實施形態之記憶體系統1中，於狀態確認動作中，執行選擇了對應於兩端之區域RG之分割追蹤讀取(第5讀出)。然後，記憶體控制器20基於第5讀出之結果，推測與被執行了第5讀出之頁對應之字元線WL(記憶胞單元CU)是否發生不良。
例如，有如下預料，即：在對應於兩端之區域RG內，於字元線WL未發生不良之情形時，藉由分割追蹤讀取所估算出之最佳讀出電壓相同，於字元線WL發生不良之情形時，藉由分割追蹤讀取所估算出之最佳讀出電壓產生差異。
如此，第6實施形態之記憶體系統1藉由執行第5讀出，能確認以記憶胞單元CU為單位有無發生不良。又，第6實施形態之記憶體系統1於檢測到字元線WL發生不良之情形時會執行第1實施形態中所說明之第1讀出，因此與第1實施形態同樣地，能提高資料之恢復能力。
以上所說明之狀態確認動作能由記憶體控制器20按任意時序執行，例如於第5實施形態中所說明之尋讀中加以執行。作為使用狀態確認動作(第5讀出)之其他時序，例如可列舉刪除動作後、或寫入動作後。
於在刪除動作後執行第5讀出之情形時，記憶體系統1能調查出刪除狀態下之記憶胞電晶體MT中之閾值電壓之不均。於該情形時，記憶體系統1能將不均較大之塊BLK、即記憶胞電晶體MT之特性劣化之塊BLK設定為壞塊。於在寫入動作後執行第5讀出之情形時，亦同樣地，記憶體系統1能調查出寫入動作後之記憶胞電晶體MT之狀態，並適當設定為壞塊。
再者，在第6實施形態中，於狀態確認動作中，以在第5讀出動作後執行第1讀出之情形為例進行了說明，但並不限定於此。例如，亦可使用第2～第4實施形態中所說明之第2讀出、第3讀出、或第4讀出，取代圖28所示之步驟S14。
又，亦可為於經步驟S14中之分割追蹤讀取後錯誤校正仍不成功之情形時，繼續執行第2讀出、第3讀出、及第4讀出中之任一者。於此種情形時，第6實施形態之記憶體系統1亦能獲得與第2～第4實施形態中之任一者相同之效果。
又，於第6實施形態中，以當在步驟S62中未能檢測出差異時結束狀態確認動作之情形為例進行了說明，但並不限定於此。例如，亦可為於在步驟S62中未能檢測出差異之情形時，記憶體系統1藉由執行選擇了該記憶胞單元CU之通常之讀出動作，再次確認錯誤之有無。
[7]變化例等 實施形態之記憶體系統＜例如圖1中之1＞包含半導體記憶體＜例如圖1中之10＞及記憶體控制器＜例如圖1中之20＞。半導體記憶體包含複數個第1及第2記憶胞、複數條第1及第2位元線、字元線、以及驅動器。記憶體控制器控制半導體記憶體。複數個第1及第2記憶胞各自基於閾值電壓記憶資料。複數條第1位元線連接於複數個第1記憶胞。複數條第2位元線連接於複數個第2記憶胞。字元線連接於複數個第1及第2記憶胞各者。驅動器對字元線施加電壓。若記憶體控制器將包含指示第1動作＜例如圖13中之第1讀出＞之執行之第1指令＜例如圖13中之xxh＞、及指示讀出動作之執行之第2指令＜例如圖13中之00h＞之指令集發送至半導體記憶體，則半導體記憶體執行第1動作。於第1動作中，驅動器對字元線依序施加複數種第1讀出電壓＜例如圖13中之BRt1～BRt5(RG1)＞、複數種第1讀出電壓中之一種＜例如圖13中之BRc1＞、複數種第2讀出電壓＜例如圖13中之BRt1～BRt5(RG2)＞、複數種第2讀出電壓中之一種＜例如圖13中之BRc2＞。藉此，記憶體系統能提高記憶胞中所記憶之資料之恢復能力。
於第1～第4實施形態中，以重讀後執行第1～第4讀出中之任一者之情形為例進行了說明，但並不限定於此。例如，亦可執行第1～第4讀出中之任一者作為通常之讀出動作後之重讀。又，於掌握發生錯誤之頁之資訊之情形時，記憶體系統1亦可自起始便執行第1～第4讀出中之任一者。
又，記憶體系統1亦可將第1～第4實施形態中所說明之第1～第4讀出組合利用。例如，記憶體系統1亦可於執行第1讀出後執行第3讀出作為重讀，或可於執行第1讀出後執行第4讀出作為重讀。
於上述實施形態中，以參數基於來自記憶體控制器20之指令而變更之情形為例進行了說明，但並不限定於此。例如，亦可為記憶體控制器20執行變更半導體記憶體10側之設定之動作，以變更第4讀出中之追蹤電壓。
此種設定變更動作之指令序列之一例於圖30中有所表示。如圖30所示，首先，記憶體控制器20發佈設定變更指令“zxh”，並將其發送至半導體記憶體10。指令“zxh”係命令半導體記憶體10變更參數之指令。
其次，記憶體控制器20發佈位址資訊ADD，並將其發送至半導體記憶體10。該位址資訊ADD係指定與希望變更之參數對應之位址者。其次，記憶體控制器20例如跨及複數個循環地將設定資料DAT輸出至半導體記憶體10。該設定資料DAT係相當於所要變更之參數之資料。若接收到該等指令等，則半導體記憶體10轉變為忙碌狀態，序列發生器14開始設定變更動作。然後，若序列發生器14基於所接收到之位址及資料，覆寫設定之參數，則使半導體記憶體10轉變為待命狀態。設定變更動作結束後，例如半導體記憶體10之第4讀出中之追蹤電壓之設定變更便會被應用。
於上述實施形態中，說明中所使用之指令“xxh”、指令“yyh”、指令“zzh”各自可被替換成任意指令。又，於上述實施形態中，以分別使用指令“01h”及“02h”作為指示與低階頁或高階頁對應之動作之指令的情形為例進行了說明，但並不限定於此。例如，亦可將該等指令替換成其他指令，或可使位址資訊ADD中包含頁之資訊，藉此省略該等指令。
於上述實施形態中，以執行以頁為單位之讀出之情形為例進行了說明，但並不限定於此。例如，記憶體系統1亦可有序地讀出1個記憶胞單元CU中所包含之複數頁之資料。又，記憶體系統1亦可於追蹤讀取中，執行以複數頁為對象之有序追蹤讀取。對於此種動作，亦可應用上述實施形態中所說明之動作。
於上述實施形態中，以1個記憶胞電晶體MT記憶2位元資料之情形為例進行了說明，但並不限定於此。記憶胞單元CU所包含之各記憶胞電晶體MT中亦可記憶有1位元資料，或可記憶有3位元以上之資料。於此種情形時，記憶體系統1亦能藉由適當變更讀出電壓或追蹤電壓等，而執行上述實施形態中所說明之動作，從而能獲得相同之效果。
於第1實施形態中所說明之選擇了高階頁之第1讀出中，以半導體記憶體10在執行分別使用追蹤電壓ARt1～ARt5及CRt1～CRt5之讀出後，執行使用最佳之讀出電壓ARc1及CRc1之讀出之情形為例進行了說明，但並不限定於此。例如，半導體記憶體10亦可在執行分別使用追蹤電壓ARt1～ARt5之讀出後，執行使用最佳之讀出電壓ARc1之讀出，在執行分別使用追蹤電壓CRt1～CRt5之讀出後，執行使用最佳之讀出電壓CRc1之讀出。於選擇了其他區域RG之追蹤讀取中，亦同樣如此。
於上述實施形態之寫入動作及讀出動作各者中，對選擇字元線WLsel所施加之電壓成為與例如驅動器電路15對列解碼器模組16供給電壓之信號線CG之電壓相同之電壓。即，對各種配線所施加之電壓或電壓被施加之期間藉由調查對應之信號線CG之電壓便能大體得知。
在根據連接於驅動器電路15之各信號線之電壓估算選擇閘極線及字元線等之電壓之情形時，亦可將列解碼器RD中所包含之電晶體TR導致之電壓下降考慮在內。於該情形時，選擇閘極線及字元線各自之電壓較之分別施加至對應之信號線之電壓，降低了電晶體TR之電壓下降量。
本說明書中所謂之“連接”，表示電性連接，不排除例如中間介置其他元件之情況。又，本說明書中所謂之“斷開狀態”，表示向對應之電晶體之閘極施加未達該電晶體之閾值電壓之電壓，不排除例如流通電晶體之漏電流等微少電流之情況。
上述實施形態中之記憶胞陣列11亦可為其他構成。關於記憶胞陣列11之其他構成，例如2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/407,403號、2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體記憶裝置及該製造方法”之美國專利申請12/679,991號、2009年3月23日提出申請之名為“半導體記憶體及該製造方法”之美國專利申請12/532,030號中分別有所記載。該等專利申請之整體藉由參照而被引用於本案說明書中。
於上述實施形態中，塊BLK亦可不為刪除單位。關於其他刪除動作，2011年9月18日提出申請之名為“非揮發性半導體記憶裝置”之美國專利申請13/235,389號、2010年1月27日提出申請之名為“非揮發性半導體記憶裝置”之美國專利申請12/694,690號中分別有所記載。該等專利申請之整體藉由參照而被引用於本案說明書中。
於上述實施形態中，在寫入動作中，選擇了第奇數號字元線之情形時對選擇字元線最初所施加之電壓與選擇了第偶數號字元線之情形時對選擇字元線最初所施加之電壓亦可不同。在寫入動作中，亦可根據非選擇之字元線是第奇數號字元線還是第偶數號字元線，而改變對非選擇之字元線所施加之通過電壓。
對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變形包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
00h‧‧‧指令01h‧‧‧指令02h‧‧‧指令30h‧‧‧指令1‧‧‧記憶體系統10‧‧‧半導體記憶體11‧‧‧記憶胞陣列12‧‧‧指令暫存器13‧‧‧位址暫存器14‧‧‧序列發生器15‧‧‧驅動器電路16‧‧‧列解碼器模組17‧‧‧感測放大器模組20‧‧‧記憶體控制器21‧‧‧主機介面電路22‧‧‧CPU23‧‧‧RAM24‧‧‧緩衝記憶體25‧‧‧ECC電路26‧‧‧NAND介面電路30‧‧‧主機機器40‧‧‧半導體基板41～52‧‧‧導電體53‧‧‧塊絕緣膜54‧‧‧絕緣膜55‧‧‧隧道氧化膜56‧‧‧半導體材料60‧‧‧p通道MOS電晶體61～68‧‧‧n通道MOS電晶體69‧‧‧電容器70‧‧‧反相器71‧‧‧反相器72‧‧‧n通道MOS電晶體73‧‧‧n通道MOS電晶體ADD‧‧‧位址資訊ADL‧‧‧閂鎖電路ALE‧‧‧位址閂鎖賦能信號AR‧‧‧讀出電壓ARc1‧‧‧讀出電壓ARt1～ARt5‧‧‧追蹤電壓AV‧‧‧驗證電壓BA‧‧‧塊位址BD‧‧‧塊解碼器BDL‧‧‧閂鎖電路BL(BL0～BLm)‧‧‧位元線BLK(BLK0～BLKn)‧‧‧塊BLC‧‧‧控制信號BLS‧‧‧控制信號BLX‧‧‧控制信號BR‧‧‧讀出電壓BRbc4‧‧‧讀出電壓BRbt1～BRbt5‧‧‧追蹤電壓BRc1～BRc4‧‧‧讀出電壓BRt1～BRt5‧‧‧追蹤電壓BV‧‧‧驗證電壓CA‧‧‧行位址CC‧‧‧接觸插塞CG(CG0～CG7)‧‧‧信號線CLE‧‧‧指令閂鎖賦能信號CLK‧‧‧時脈CMD‧‧‧指令COM‧‧‧節點CP‧‧‧接觸插塞CR‧‧‧讀出電壓CRc1‧‧‧讀出電壓CRt1～CRt5‧‧‧追蹤電壓CR‧‧‧記憶胞區域CU‧‧‧記憶胞單元CV‧‧‧驗證電壓DAT‧‧‧資料HLL‧‧‧控制信號HR‧‧‧引出區域INV‧‧‧節點I/O‧‧‧輸入輸出信號LAT‧‧‧節點LBUS‧‧‧匯流排MH‧‧‧記憶柱MT(MT0～MT7)‧‧‧記憶胞電晶體NS‧‧‧NAND串PA‧‧‧頁位址RBn‧‧‧待命/忙碌信號RD(RD0～RDn)‧‧‧列解碼器REn‧‧‧讀出賦能信號RG(RG1～RG6)‧‧‧區域SA‧‧‧感測放大器部SAU(SAU0～SAMm)‧‧‧感測放大器單元SDL‧‧‧閂鎖電路SEN‧‧‧節點SGD(SGD0～SGD3)‧‧‧選擇閘極線SGDD(SGDD0～SGDD3)‧‧‧信號線SGS‧‧‧選擇閘極線SGSD‧‧‧信號線SL‧‧‧源極線SLT‧‧‧狹縫SRC‧‧‧節點ST(ST1、ST2)‧‧‧選擇電晶體STB‧‧‧控制信號STI‧‧‧控制信號SU(SU0～SU3)‧‧‧串單元TG‧‧‧傳送閘極線TR1～TR13‧‧‧電晶體VDD‧‧‧電壓VREAD‧‧‧讀出通過電壓VSS‧‧‧電壓Vth‧‧‧閾值電壓WEn‧‧‧寫入賦能信號WL(WL0～WL7)‧‧‧字元線WLsel‧‧‧選擇字元線XDL‧‧‧閂鎖電路xxh‧‧‧指令XXL‧‧‧控制信號yyh‧‧‧指令zxh‧‧‧指令zzh‧‧‧指令
圖1係表示第1實施形態之記憶體系統之構成例之方塊圖。 圖2係表示第1實施形態中之半導體記憶體所具備之記憶胞陣列的電路構成之一例之電路圖。 圖3係表示第1實施形態中之記憶胞電晶體之閾值電壓的分佈之一例之閾值分佈圖。 圖4係表示第1實施形態中之記憶胞陣列之平面佈局之一例的俯視圖。 圖5係表示第1實施形態中之記憶胞陣列之記憶胞區域內的詳細平面佈局之一例之俯視圖。 圖6係表示第1實施形態中之記憶胞陣列之記憶胞區域內的截面構造之一例之剖視圖。 圖7係表示第1實施形態中之記憶胞陣列之引出區域內的截面構造之一例之剖視圖。 圖8係表示第1實施形態中之半導體記憶體所具備之列解碼器模組的電路構成之一例之電路圖。 圖9係表示第1實施形態中之半導體記憶體所具備之感測放大器模組的電路構成之一例之電路圖。 圖10係表示第1實施形態中之感測放大器模組所包含之感測放大器單元的電路構成之一例之電路圖。 圖11係用以說明第1實施形態之記憶體系統中之追蹤讀取之閾值分佈圖。 圖12係表示第1實施形態之記憶體系統之讀出動作之一例的流程圖。 圖13係表示第1實施形態之記憶體系統之第1讀出中的指令及各配線之信號、以及電壓之一例之時序圖。 圖14係表示第1實施形態之記憶體系統之第1讀出中的指令及各配線之信號、以及電壓之一例之時序圖。 圖15係表示第1實施形態之記憶體系統中之字元線之不良發生部位的一例、及字元線之電阻值之變化的一例之模式圖。 圖16係表示圖14所示之不良發生例中之每一個區域的閾值分佈之變化之一例之閾值分佈圖。 圖17係表示第1實施形態之記憶體系統中之1頁資料的分配之一例之圖。 圖18係表示第2實施形態之記憶體系統之讀出動作之一例的流程圖。 圖19係表示第2實施形態之記憶體系統之第2讀出中的指令及各配線之信號、以及電壓之一例之時序圖。 圖20係表示第2實施形態之記憶體系統中之不良發生部位之一例、及字元線之電阻值之變化之一例的模式圖。 圖21係表示第3實施形態之記憶體系統之讀出動作之一例的流程圖。 圖22係表示第3實施形態之記憶體系統之第3讀出中的區域設定方法之一例之模式圖。 圖23係表示第3實施形態之記憶體系統之第3讀出中的區域設定方法之一例之模式圖。 圖24係表示第3實施形態之記憶體系統中之不良發生部位之一例、及字元線之電阻值之變化之一例的模式圖。 圖25係表示第4實施形態之記憶體系統之讀出動作之一例的流程圖。 圖26係表示第4實施形態之記憶體系統之第4讀出中的指令及各配線之信號、以及電壓之一例之時序圖。 圖27係表示第5實施形態之記憶體系統中之尋讀之一例的流程圖。 圖28係表示第6實施形態之記憶體系統之狀態確認動作之一例的流程圖。 圖29係表示第6實施形態之記憶體系統之第5讀出中的區域選擇方法之一例之模式圖。 圖30係表示第1實施形態之變化例之記憶體系統的設定變更動作中之指令及信號之一例之時序圖。
00h‧‧‧指令
01h‧‧‧指令
30h‧‧‧指令
ADD‧‧‧位址資訊
BRc1~BRc4‧‧‧讀出電壓
BRt1~BRt5‧‧‧追蹤電壓
DAT‧‧‧資料
I/O‧‧‧輸入輸出信號
RBn‧‧‧待命/忙碌信號
RG1~RG4‧‧‧區域
STB‧‧‧控制信號
VSS‧‧‧電壓
WLsel‧‧‧選擇字元線
xxh‧‧‧指令

Claims (11)

  1. 一種半導體記憶體，其具備：複數個第1記憶胞，其等各自可記憶資料；複數條第1位元線，其等連接於上述複數個第1記憶胞；複數個第2記憶胞，其等可記憶資料；複數條第2位元線，其等連接於上述複數個第2記憶胞；字元線，其共通連接於上述複數個第1及第2記憶胞各者；及驅動器，其對上述字元線施加電壓；且若接收第1指令，則執行第1動作，於上述第1動作中，上述驅動器對上述字元線：施加複數種第1讀出電壓，施加上述複數種第1讀出電壓中之一種而對上述複數個第1記憶胞進行讀出，施加複數種第2讀出電壓，施加上述複數種第2讀出電壓中之一種而對上述複數個第2記憶胞進行讀出。
  2. 如請求項1之半導體記憶體，其中上述複數種第1讀出電壓與上述複數種第2讀出電壓相同。
  3. 如請求項2之半導體記憶體，其中上述複數種第1讀出電壓中之上述一種與上述複數種第2讀出電壓中之上述一種不同。
  4. 如請求項1至3中任一項之半導體記憶體，其中上述半導體記憶體進而包含接觸插塞，該接觸插塞將上述字元線與上述驅動器之間電性連接，且設置於上述字元線上；上述複數個第1記憶胞中離上述接觸插塞最遠之第1記憶胞與上述接觸插塞之間隔，小於上述複數個第2記憶胞中離上述接觸插塞最近之第2記憶胞與上述接觸插塞之間隔。
  5. 如請求項1至3中任一項之半導體記憶體，其中若上述第1動作結束，則將藉由上述複數種第1讀出電壓中之上述一種而自上述複數個第1記憶胞讀出之資料、及藉由上述複數種第2讀出電壓中之上述一種而自上述複數個第2記憶胞讀出之資料輸出。
  6. 如請求項5之半導體記憶體，其中藉由上述複數種第1讀出電壓中之上述一種而自上述複數個第1記憶胞讀出之資料、及藉由上述複數種第2讀出電壓中之上述一種而自上述複數個第2記憶胞讀出之資料之各者包含複數位元之資料與對應於上述複數位元之資料的同位元(parity)之組。
  7. 如請求項1至3中任一項之半導體記憶體，其中於上述第1動作中，上述驅動器施加上述複數種第1讀出電壓及上述複數種第2讀出電壓之動作係對與上述複數個第1記憶胞或上述複數個第2記憶胞之閾值電壓之分佈對應之最佳讀出電壓進行判定的讀出動作。
  8. 如請求項1至3中任一項之半導體記憶體，其進而包含複數個第3記憶胞，該等第3記憶胞各自可記憶資料，且連接於上述字元線；且於上述第1動作中，上述驅動器在施加上述複數種第2讀出電壓中之上述一種後，依序施加複數種第3讀出電壓、及上述複數種第3讀出電壓中之一種。
  9. 如請求項8之半導體記憶體，其中若上述第1動作結束，則將藉由上述複數種第1讀出電壓中之上述一種而自上述複數個第1記憶胞讀出之資料、藉由上述複數種第2讀出電壓中之上述一種而自上述複數個第2記憶胞讀出之資料、及藉由上述複數種第3讀出電壓中之上述一種而自上述複數個第3記憶胞讀出之資料輸出。
  10. 如請求項1之半導體記憶體，其中上述驅動器施加上述複數種第1讀出電壓作為對上述第1記憶胞之追蹤讀取(tracking read operation)之一部分；上述驅動器施加上述複數種第2讀出電壓作為對上述第2記憶胞之追蹤讀取之一部分。
  11. 一種記憶體系統，其具備：如請求項1至3之任一半導體記憶體；及記憶體控制器，其將上述第1指令發送至上述半導體記憶體；且上述記憶體控制器包含可進行對讀出資料之錯誤校正的第1電路；於上述第1電路自上述半導體記憶體接收到之讀出資料之錯誤校正失 敗之情形時，上述記憶體控制器將上述第1指令發送至上述半導體記憶體。
TW107127261A 2018-03-22 2018-08-06 半導體記憶體及記憶體系統 TWI713872B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018054534A JP2019169211A (ja) 2018-03-22 2018-03-22 メモリシステム
JP2018-054534 2018-03-22

Publications (2)

Publication Number Publication Date
TW201941368A TW201941368A (zh) 2019-10-16
TWI713872B true TWI713872B (zh) 2020-12-21

Family

ID=67983597

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107127261A TWI713872B (zh) 2018-03-22 2018-08-06 半導體記憶體及記憶體系統
TW109140120A TWI788731B (zh) 2018-03-22 2018-08-06 半導體記憶體及記憶體系統

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109140120A TWI788731B (zh) 2018-03-22 2018-08-06 半導體記憶體及記憶體系統

Country Status (4)

Country Link
US (2) US10503585B2 (zh)
JP (1) JP2019169211A (zh)
CN (1) CN110299169B (zh)
TW (2) TWI713872B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791792B (zh) 2016-09-23 2023-08-22 铠侠股份有限公司 存储装置
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
KR20200117374A (ko) * 2019-04-04 2020-10-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템
JP2022147849A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 不揮発性半導体記憶装置
WO2023281728A1 (ja) * 2021-07-09 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
JP2023023483A (ja) * 2021-08-05 2023-02-16 キオクシア株式会社 メモリシステム
US11862226B2 (en) * 2021-08-31 2024-01-02 Micron Technology, Inc. Systems and methods for pre-read scan of memory devices
JP2023141561A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140043903A1 (en) * 2012-08-07 2014-02-13 Samsung Electronics Co., Ltd. Memory device having variable read voltage and related methods of operation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7808819B2 (en) 2008-04-29 2010-10-05 Sandisk Il Ltd. Method for adaptive setting of state voltage levels in non-volatile memory
KR20140072637A (ko) * 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
KR102128406B1 (ko) * 2014-09-26 2020-07-10 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
JP2016162466A (ja) * 2015-02-26 2016-09-05 株式会社東芝 半導体記憶装置及びメモリシステム
KR102370719B1 (ko) * 2015-03-04 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
KR102294848B1 (ko) * 2015-06-30 2021-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치
US9922707B2 (en) * 2015-12-28 2018-03-20 Toshiba Memory Corporation Semiconductor storage apparatus and memory system comprising memory cell holding data value of multiple bits
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140043903A1 (en) * 2012-08-07 2014-02-13 Samsung Electronics Co., Ltd. Memory device having variable read voltage and related methods of operation

Also Published As

Publication number Publication date
TWI788731B (zh) 2023-01-01
CN110299169A (zh) 2019-10-01
TW201941368A (zh) 2019-10-16
US20190294495A1 (en) 2019-09-26
JP2019169211A (ja) 2019-10-03
US10503585B2 (en) 2019-12-10
US11188414B2 (en) 2021-11-30
CN110299169B (zh) 2023-08-01
US20200089565A1 (en) 2020-03-19
TW202125781A (zh) 2021-07-01

Similar Documents

Publication Publication Date Title
TWI713872B (zh) 半導體記憶體及記憶體系統
US10573394B2 (en) Memory system
JP6856400B2 (ja) 半導体記憶装置及びメモリシステム
US11170857B2 (en) Semiconductor memory device that performs successive tracking reads during an operation to read one page
US9455048B2 (en) NAND flash word line management using multiple fragment pools
US9576665B2 (en) Semiconductor memory device and memory system
KR102693232B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102595291B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10803954B2 (en) Memory system
US20190237153A1 (en) Semiconductor memory device and operating method thereof
KR20190094968A (ko) 메모리 컨트롤러 및 그 동작 방법
JP2020047322A (ja) メモリシステム
KR20190079112A (ko) 반도체 메모리 장치 및 그 동작 방법
CN113010459A (zh) 存储器系统、存储器控制器以及操作存储器系统的方法
JP2019169205A (ja) メモリシステム
US10679705B2 (en) Controller and operating method thereof
US20210191654A1 (en) Memory system and memory controller
US11923020B2 (en) Memory device and memory system
US11056200B2 (en) Nonvolatile memory device and method of controlling initialization of the same
US10978161B2 (en) Memory system, memory controller and memory device
KR102620262B1 (ko) 반도체 메모리 장치, 그 동작 방법 및 메모리 시스템
JP2019160379A (ja) 半導体記憶装置及びメモリシステム
US11003393B2 (en) Nonvolatile memory device and method of controlling initialization of the same
US11544003B2 (en) Memory system, memory controller, and method of operating memory system