JPH0855473A - 半導体メモリへのデータの書込み方法および半導体メモリ - Google Patents
半導体メモリへのデータの書込み方法および半導体メモリInfo
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- JPH0855473A JPH0855473A JP7083776A JP8377695A JPH0855473A JP H0855473 A JPH0855473 A JP H0855473A JP 7083776 A JP7083776 A JP 7083776A JP 8377695 A JP8377695 A JP 8377695A JP H0855473 A JPH0855473 A JP H0855473A
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- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 選択可能なブロックにおいてメモリセルにデ
ータを高速に書き込むことである。 【構成】 あるブロックにおいてＤＲＡＭもしくはＳＲ
ＡＭのセルのグループに同時に書き込まれるビットの数
を制御可能および可変にするメモリへのデータの書込み
方法である。上記ＤＲＡＭもしくはＳＲＡＭのセルへの
書込みをイネーブルとするためにプリデコードされたコ
ラムのアドレスをデコードする。ブロックアドレス信号
により上記プリデコードされたコラムのアドレスをブロ
ック上書きし、プリデコードされたアドレス信号の論理
レベルにかかわらずセルのコラムに同時に書き込むため
に複数のデコーダを同時にイネーブルする。
ータを高速に書き込むことである。 【構成】 あるブロックにおいてＤＲＡＭもしくはＳＲ
ＡＭのセルのグループに同時に書き込まれるビットの数
を制御可能および可変にするメモリへのデータの書込み
方法である。上記ＤＲＡＭもしくはＳＲＡＭのセルへの
書込みをイネーブルとするためにプリデコードされたコ
ラムのアドレスをデコードする。ブロックアドレス信号
により上記プリデコードされたコラムのアドレスをブロ
ック上書きし、プリデコードされたアドレス信号の論理
レベルにかかわらずセルのコラムに同時に書き込むため
に複数のデコーダを同時にイネーブルする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）およびスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に関し、より詳しくは、
選択可能なブロックにおいてメモリセルにデータを書き
込む半導体メモリへのデータの書込み方法および半導体
メモリに関する。
アクセスメモリ（ＤＲＡＭ）およびスタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に関し、より詳しくは、
選択可能なブロックにおいてメモリセルにデータを書き
込む半導体メモリへのデータの書込み方法および半導体
メモリに関する。
【０００２】
【発明の背景】本発明は、ＳＲＡＭについても同様に適
用可能であるが、ＤＲＡＭの場合について詳細に説明し
ている。
用可能であるが、ＤＲＡＭの場合について詳細に説明し
ている。
【０００３】ビットラインデコーダ（Ｙデコーダと呼ば
れることもある）は典型的に、数個（例えば３個または
４個）の入力を有しており、その各々は複数のデコード
されるアドレス（例えば４つ）のグループから選択され
る。通常、４つの各グループにおいて一つの信号だけが
いつも“１”である。
れることもある）は典型的に、数個（例えば３個または
４個）の入力を有しており、その各々は複数のデコード
されるアドレス（例えば４つ）のグループから選択され
る。通常、４つの各グループにおいて一つの信号だけが
いつも“１”である。
【０００４】図１において、ＮＡＮＤゲート２として示
されているＹデコーダの各グループはそれらの出力が一
対のアクセス用の電界効果トランジスタ４のゲートに接
続されていて、ＢＬ０，バーＢＬ０，ＢＬ１およびバー
ＢＬ１等のビットラインを、センスアンプ６を介して、
データバスラインＤＢ０，バーＤＢ０，ＤＢ１およびバ
ーＤＢ１にそれぞれ接続している。ＮＡＮＤゲート２の
入力はプリデコーダバスの異なったプリデコーダライン
８に接続されている。上記プリデコーダバスのライン
は、図示の例ではゲート群１０Ａおよび１０Ｂの出力で
あるプリデコーダの出力に接続されている。
されているＹデコーダの各グループはそれらの出力が一
対のアクセス用の電界効果トランジスタ４のゲートに接
続されていて、ＢＬ０，バーＢＬ０，ＢＬ１およびバー
ＢＬ１等のビットラインを、センスアンプ６を介して、
データバスラインＤＢ０，バーＤＢ０，ＤＢ１およびバ
ーＤＢ１にそれぞれ接続している。ＮＡＮＤゲート２の
入力はプリデコーダバスの異なったプリデコーダライン
８に接続されている。上記プリデコーダバスのライン
は、図示の例ではゲート群１０Ａおよび１０Ｂの出力で
あるプリデコーダの出力に接続されている。
【０００５】ゲート群１０Ａの入力はＹアドレス信号源
ＹiおよびＹ(i+1)に接続され、ゲート群１０Ｂの入力は
Ｙアドレス信号源Ｙ(i+2)，Ｙ(i+3)に接続されている。
上記アドレス信号源はＤＲＡＭの入力ピンである。
ＹiおよびＹ(i+1)に接続され、ゲート群１０Ｂの入力は
Ｙアドレス信号源Ｙ(i+2)，Ｙ(i+3)に接続されている。
上記アドレス信号源はＤＲＡＭの入力ピンである。
【０００６】２10（１０２４）ビットラインからなる典
型的なメモリアレイでは、４ビットのデータが４本の異
なったデータバスを介して同時にアクセスされるとき、
各々が４つの入力ゲートからなり、各入力が４つのプリ
デコードされたアドレスのグループから選択される２8
（２５６）のＹデコーダはどの４本のビットラインをデ
ータバスに接続するかを決定する。Ｙデコーダそれ自身
は、ド・モルガン（ｄｅＭｏｒｇａｎ）の定理を適用す
ることによりＮＡＮＤもしくはＮＯＲゲートとして実現
することができる。
型的なメモリアレイでは、４ビットのデータが４本の異
なったデータバスを介して同時にアクセスされるとき、
各々が４つの入力ゲートからなり、各入力が４つのプリ
デコードされたアドレスのグループから選択される２8
（２５６）のＹデコーダはどの４本のビットラインをデ
ータバスに接続するかを決定する。Ｙデコーダそれ自身
は、ド・モルガン（ｄｅＭｏｒｇａｎ）の定理を適用す
ることによりＮＡＮＤもしくはＮＯＲゲートとして実現
することができる。
【０００７】動作を説明すると、通常、各プリデコーダ
ライン８の一つの信号だけが一度に“１”となり、それ
により一つのデコーダがイネーブルとされる。このこと
は書き込まれるべきセルのブロックの可変で選択可能な
サイズを有する、複数のＤＲＡＭセルにブロック書込み
を行なうＤＲＡＭの能力を制限する。大きいブロック書
込みは一つのＹデコーダによりアドレス指定されたビッ
トラインのグループに順次に書き込むことにより達成さ
れる。コンピュータグラフィックスへの応用の場合のよ
うに、大きいメモリ空間に同じ値が書き込まれるときに
は、順次に実行されるブロック書込み速度は深刻な性能
低下を来たすことになる。
ライン８の一つの信号だけが一度に“１”となり、それ
により一つのデコーダがイネーブルとされる。このこと
は書き込まれるべきセルのブロックの可変で選択可能な
サイズを有する、複数のＤＲＡＭセルにブロック書込み
を行なうＤＲＡＭの能力を制限する。大きいブロック書
込みは一つのＹデコーダによりアドレス指定されたビッ
トラインのグループに順次に書き込むことにより達成さ
れる。コンピュータグラフィックスへの応用の場合のよ
うに、大きいメモリ空間に同じ値が書き込まれるときに
は、順次に実行されるブロック書込み速度は深刻な性能
低下を来たすことになる。
【０００８】標準的なビデオランダムアクセスメモリ
（ＶＲＡＭ）はブロック書込みを行えることが特徴であ
るが、それは４もしくは８個のアドレスの固定されたサ
イズのブロックに対してのみ行われる。より大きなブロ
ックの場合は依然として遅く、逐次動作を必要とする。
（ＶＲＡＭ）はブロック書込みを行えることが特徴であ
るが、それは４もしくは８個のアドレスの固定されたサ
イズのブロックに対してのみ行われる。より大きなブロ
ックの場合は依然として遅く、逐次動作を必要とする。
【０００９】Ｙアドレス入力とプリデコーダラインの論
理レベルの真理値表は次の表１に示す通りである。
理レベルの真理値表は次の表１に示す通りである。
【００１０】
【表１】
【００１１】
【発明の要約】本発明の実施例によれば、アドレスプリ
デコーダは各グループのプリデコーダにより一つのアド
レスとして解釈することができる論理信号により無効に
することができ、それによりデコーダの複数のものが同
時にイネーブルされるようになる。無効にされるデコー
ダの数は可変でプログラム可能であって、ターンオンを
容易にするとともにターンオンされるデコーダの数にわ
たって制御を容易にし、したがって、上記メモリセルに
書き込まれるブロックのサイズ（したがってページサイ
ズ）にわたって制御するのを容易にする。
デコーダは各グループのプリデコーダにより一つのアド
レスとして解釈することができる論理信号により無効に
することができ、それによりデコーダの複数のものが同
時にイネーブルされるようになる。無効にされるデコー
ダの数は可変でプログラム可能であって、ターンオンを
容易にするとともにターンオンされるデコーダの数にわ
たって制御を容易にし、したがって、上記メモリセルに
書き込まれるブロックのサイズ（したがってページサイ
ズ）にわたって制御するのを容易にする。
【００１２】本発明の実施例によれば、あるブロックに
おいてＤＲＡＭもしくはＳＲＡＭのセルのグループに同
時に書き込まれるビットの数を制御可能および可変にす
る方法は、プリデコーダされた信号をデコードして該デ
コードにより規定されたＤＲＡＭのセルへの書込みをイ
ネーブルとするステップと、アドレス信号をプリデコー
ドしてプリデコードされた信号を供給するステップと、
アドレス信号により上記プリデコードされたアドレス信
号を無効にするステップとを含んでいる。
おいてＤＲＡＭもしくはＳＲＡＭのセルのグループに同
時に書き込まれるビットの数を制御可能および可変にす
る方法は、プリデコーダされた信号をデコードして該デ
コードにより規定されたＤＲＡＭのセルへの書込みをイ
ネーブルとするステップと、アドレス信号をプリデコー
ドしてプリデコードされた信号を供給するステップと、
アドレス信号により上記プリデコードされたアドレス信
号を無効にするステップとを含んでいる。
【００１３】いま一つの実施例によれば、半導体ダイナ
ミックもしくはスタティックランダムアクセスメモリ
（ＤＲＡＭもしくはＳＲＡＭ）は複数のＹデコーダと、
上記Ｙデコーダに接続された出力を有する複数のプリデ
コーダと、アドレス信号を上記プリデコーダの入力に印
加する装置と、無効アドレス信号を上記プリデコーダの
複数のものに印加してＹデコーダのブロックを共にイネ
ーブルとする装置とを含んでいる。
ミックもしくはスタティックランダムアクセスメモリ
（ＤＲＡＭもしくはＳＲＡＭ）は複数のＹデコーダと、
上記Ｙデコーダに接続された出力を有する複数のプリデ
コーダと、アドレス信号を上記プリデコーダの入力に印
加する装置と、無効アドレス信号を上記プリデコーダの
複数のものに印加してＹデコーダのブロックを共にイネ
ーブルとする装置とを含んでいる。
【００１４】いま一つの実施例によれば、ＤＲＡＭもし
くはＳＲＡＭにおいて、複数のＹデコーダの入力ゲート
は、各々がビットラインを上記ＤＲＡＭのデータバスに
接続する通過電界効果トランジスタのゲートに接続され
た出力と、各々がＮのアドレスビットを２nのプリデコ
ーダラインに対してデコードするプリデコーダのゲート
に接続された複数のＹアドレス入力とを有し、Ｙデコー
ダの複数の入力ゲートの各入力はプリデコーダラインの
異なった組に接続されてアドレスビットの異なった組は
対応する異なったＹデコーダの複数の入力ゲートに割り
当てられており、Ｙデコーダの複数の入力ゲート群によ
りデコードするために無効アドレスワードをプリデコー
ダゲートの複数の入力に印加して対応するグループの通
過トランジスタを同時にイネーブルとする装置を有す
る。
くはＳＲＡＭにおいて、複数のＹデコーダの入力ゲート
は、各々がビットラインを上記ＤＲＡＭのデータバスに
接続する通過電界効果トランジスタのゲートに接続され
た出力と、各々がＮのアドレスビットを２nのプリデコ
ーダラインに対してデコードするプリデコーダのゲート
に接続された複数のＹアドレス入力とを有し、Ｙデコー
ダの複数の入力ゲートの各入力はプリデコーダラインの
異なった組に接続されてアドレスビットの異なった組は
対応する異なったＹデコーダの複数の入力ゲートに割り
当てられており、Ｙデコーダの複数の入力ゲート群によ
りデコードするために無効アドレスワードをプリデコー
ダゲートの複数の入力に印加して対応するグループの通
過トランジスタを同時にイネーブルとする装置を有す
る。
【００１５】
【実施例】図２には、プリデコーダゲート、例えば１０
Ａがゲート１４の各々に接続されたそれらの並列の入力
対を有する一実施例が示されている。ゲート１４の入力
は並列に接続されており、一方の入力はアドレス信号Ｙ
iを搬送するアドレスラインに接続されており、他方の
入力はブロック書込み信号ＷＢiを搬送するラインに接
続されている。この構成により任意の生アドレスブロッ
クに上書きできるようになる。
Ａがゲート１４の各々に接続されたそれらの並列の入力
対を有する一実施例が示されている。ゲート１４の入力
は並列に接続されており、一方の入力はアドレス信号Ｙ
iを搬送するアドレスラインに接続されており、他方の
入力はブロック書込み信号ＷＢiを搬送するラインに接
続されている。この構成により任意の生アドレスブロッ
クに上書きできるようになる。
【００１６】次の表２に示された真理値表に関して、任
意のアドレスｍ２k（ブロックＡ，ｍ＝１）で始まるサ
イズが２k（例えばブロックＡで、ｋ＝２）のアドレス
のどの隣接するブロックも次のように上書きすることが
できる。すなわち、全アドレスＹk-1，Ｙk-2…Ｙ0およ
びバーＹk-1，バーＹk-2…バーＹ0が１とされる。残る
アドレスＹn…Ｙkがｍ２kに設定される。
意のアドレスｍ２k（ブロックＡ，ｍ＝１）で始まるサ
イズが２k（例えばブロックＡで、ｋ＝２）のアドレス
のどの隣接するブロックも次のように上書きすることが
できる。すなわち、全アドレスＹk-1，Ｙk-2…Ｙ0およ
びバーＹk-1，バーＹk-2…バーＹ0が１とされる。残る
アドレスＹn…Ｙkがｍ２kに設定される。
【００１７】
【表２】
【００１８】表２においてＡで表示されているブロック
書込みを行なうため、プリデコーダの出力、すなわちＹ
01(0)，Ｙ01(1)，Ｙ01(2)およびＹ01(3)に接続された各
プリデコーダラインは論理レベル“１”とされなければ
ならない。
書込みを行なうため、プリデコーダの出力、すなわちＹ
01(0)，Ｙ01(1)，Ｙ01(2)およびＹ01(3)に接続された各
プリデコーダラインは論理レベル“１”とされなければ
ならない。
【００１９】ブロック書込み動作が行われないときには
通常、論理レベルが“０”である入力ラインＷＢ0およ
びＷＢ1は、論理レベルが“１”に設定されて４つのプ
リデコードされたアドレスラインが全て“１”とされ
る。複数のデコーダがこれにより同時にイネーブルとさ
れる。
通常、論理レベルが“０”である入力ラインＷＢ0およ
びＷＢ1は、論理レベルが“１”に設定されて４つのプ
リデコードされたアドレスラインが全て“１”とされ
る。複数のデコーダがこれにより同時にイネーブルとさ
れる。
【００２０】入力ラインＷＢ0…ＷＢnの制御部はプログ
ラマブルのものであるので、可変で制御可能なブロック
はデコーダ２によりデコードされたアドレスを有するＤ
ＲＡＭのセルに書き込まれてもよい。
ラマブルのものであるので、可変で制御可能なブロック
はデコーダ２によりデコードされたアドレスを有するＤ
ＲＡＭのセルに書き込まれてもよい。
【００２１】いま一つの実施例によれば、２kもしくは
３×２kのブロックサイズに単一のブロック書込み動作
により書き込むことができる。本発明にかかる図２に対
応する論理回路が図３に示されている。
３×２kのブロックサイズに単一のブロック書込み動作
により書き込むことができる。本発明にかかる図２に対
応する論理回路が図３に示されている。
【００２２】３入力ゲート１６はその１つのゲートの２
つの入力が入力ＹiおよびＹjであり、各プリデコーダ出
力に対する独立したブロック書込み入力ＷＢij(x)を有
している。２kもしくは３×２kのブロックサイズがアド
レス指定（３．２kのように、ここでｋ＝２でありブロ
ックＢを包含している）され、任意のアドレスｍ２k+1
（ブロックＢ，ｍ＝０）もしくｍ２k+1＋２ｋで始ま
り、次のように上書きすることができる。全てのプリデ
コードされたアドレスＹk-2，k-1，Ｙk-4，k-3…Ｙ01は
１とされる。プリデコードされたアドレス
Ｙk-1，k(0)，Ｙk-1，k(2)は１とされる。残るアドレス
Ｙn，n-1，Ｙn-2，n-3…Ｙk+1，k+2はｍ２k+1に設定さ
れる。プリデコードされたアドレスはラインＷＢijのブ
ロック制御入力により１とされる。これによりブロック
Ｂのアドレスに対応するプリデコーダライン８のアドレ
ス信号が無視され、可変および制御可能ブロックが上記
無視されたアドレスを有するＤＲＡＭのセルに書き込む
ことができる。
つの入力が入力ＹiおよびＹjであり、各プリデコーダ出
力に対する独立したブロック書込み入力ＷＢij(x)を有
している。２kもしくは３×２kのブロックサイズがアド
レス指定（３．２kのように、ここでｋ＝２でありブロ
ックＢを包含している）され、任意のアドレスｍ２k+1
（ブロックＢ，ｍ＝０）もしくｍ２k+1＋２ｋで始ま
り、次のように上書きすることができる。全てのプリデ
コードされたアドレスＹk-2，k-1，Ｙk-4，k-3…Ｙ01は
１とされる。プリデコードされたアドレス
Ｙk-1，k(0)，Ｙk-1，k(2)は１とされる。残るアドレス
Ｙn，n-1，Ｙn-2，n-3…Ｙk+1，k+2はｍ２k+1に設定さ
れる。プリデコードされたアドレスはラインＷＢijのブ
ロック制御入力により１とされる。これによりブロック
Ｂのアドレスに対応するプリデコーダライン８のアドレ
ス信号が無視され、可変および制御可能ブロックが上記
無視されたアドレスを有するＤＲＡＭのセルに書き込む
ことができる。
【００２３】ＤＲＡＭおよびＳＲＡＭメモリには、書込
みドライバが上書きすることができる（ＤＲＡＭの場合
には）センスアンプの数に、また（ＳＲＡＭの場合に
は）メモリセルの数に上限がある。最悪の場合、全ての
センスアンプもしくはセルは書き込まれるデータに対し
て反対のデータを有し、書込み駆動出力トランジスタは
センスアンプもしくは並列のセルトランジスタの全部よ
りも強力でなければならない。このことは、上記ブロッ
ク書込み動作に対するブロックサイズに上限を設定す
る。
みドライバが上書きすることができる（ＤＲＡＭの場合
には）センスアンプの数に、また（ＳＲＡＭの場合に
は）メモリセルの数に上限がある。最悪の場合、全ての
センスアンプもしくはセルは書き込まれるデータに対し
て反対のデータを有し、書込み駆動出力トランジスタは
センスアンプもしくは並列のセルトランジスタの全部よ
りも強力でなければならない。このことは、上記ブロッ
ク書込み動作に対するブロックサイズに上限を設定す
る。
【００２４】ＤＲＡＭでは、上記センスアンプがイネー
ブルとされる前にビットラインに書き込むことによりこ
の限界を克服することができる。上記書込みドライバ
は、センスアンプ駆動電流を減少させることなく、上記
センスアンプをイネーブルする前にビットラインキャパ
シタンスを書込みデータ値にまで充電しなければならな
い。センスアンプは後に全蓄積データにイネーブルする
ことができる。
ブルとされる前にビットラインに書き込むことによりこ
の限界を克服することができる。上記書込みドライバ
は、センスアンプ駆動電流を減少させることなく、上記
センスアンプをイネーブルする前にビットラインキャパ
シタンスを書込みデータ値にまで充電しなければならな
い。センスアンプは後に全蓄積データにイネーブルする
ことができる。
【００２５】図４は上記したもののタイムチャートであ
って、ｎ＝１…Ｎのｎビットがブロック書込みで書き込
まれる。プリチャージ期間２０が終わった後、上記ビッ
トラインはコラムアドレス２４により開始される期間２
２にチャージされる。ワードラインはアドレス２６によ
りアドレス指定されて、選択されたメモリセルは論理レ
ベル２８および２９により示されているように、書込み
データを保持している上記ビットラインに接続されて、
ブロック書込み動作を終了する。選択されないビットラ
インは全データ（レベル３０）でチャージされ、ビット
ラインセンス３２に追従してビットラインキャパシタン
スがフルチャージされて上記セルからも不変のデータを
蓄積する。
って、ｎ＝１…Ｎのｎビットがブロック書込みで書き込
まれる。プリチャージ期間２０が終わった後、上記ビッ
トラインはコラムアドレス２４により開始される期間２
２にチャージされる。ワードラインはアドレス２６によ
りアドレス指定されて、選択されたメモリセルは論理レ
ベル２８および２９により示されているように、書込み
データを保持している上記ビットラインに接続されて、
ブロック書込み動作を終了する。選択されないビットラ
インは全データ（レベル３０）でチャージされ、ビット
ラインセンス３２に追従してビットラインキャパシタン
スがフルチャージされて上記セルからも不変のデータを
蓄積する。
【００２６】大底のＤＲＡＭにおけるコラムアドレスフ
ォーマットのため、ｎは２のべき乗であるかもしくは２
のべき乗の３倍でなければならないことに注意すべきで
ある。２コラムアドレスビットのグループがプリデコー
ドされてプリデコードされたアドレスの４つのうちの１
つの組を形成する。たとえば、１０００１１０１は０１
００，０００１，１０００，００１０にプリデコードさ
れる。アドレス１２８でスタートする４８コラムのアド
レスにブロック書込みを実行する場合、プリデコードさ
れたアドレスは００１０，０１１１，１１１１，１１１
１となる。
ォーマットのため、ｎは２のべき乗であるかもしくは２
のべき乗の３倍でなければならないことに注意すべきで
ある。２コラムアドレスビットのグループがプリデコー
ドされてプリデコードされたアドレスの４つのうちの１
つの組を形成する。たとえば、１０００１１０１は０１
００，０００１，１０００，００１０にプリデコードさ
れる。アドレス１２８でスタートする４８コラムのアド
レスにブロック書込みを実行する場合、プリデコードさ
れたアドレスは００１０，０１１１，１１１１，１１１
１となる。
【００２７】本発明を理解しているものであれば、上記
実施例にかかわる構成および実施例もしくは変形例に想
到することができる。特許請求の範囲に含まれるそれら
の全ては、本発明の一部である。
実施例にかかわる構成および実施例もしくは変形例に想
到することができる。特許請求の範囲に含まれるそれら
の全ては、本発明の一部である。
【図１】 従来技術にかかるＤＲＡＭのデコード部の論
理回路図である。
理回路図である。
【図２】 本発明の実施例にかかる変形された図１のＤ
ＲＡＭのデコード部の論理回路図である。
ＲＡＭのデコード部の論理回路図である。
【図３】 本発明にかかるいま一つの実施例にかかる論
理回路図である。
理回路図である。
【図４】 本発明の実施例の動作に関連するタイミング
チャートである。
チャートである。
２ ＮＡＮＤゲート ４ 電界効果トランジスタ ６ センスアンプ ８ プリデコーダライン １０Ａ ゲート群 １０Ｂ ゲート群 １６ ゲート
Claims (10)
- 【請求項１】 あるブロックにおいてＤＲＡＭもしくは
ＳＲＡＭのセルのグループに同時に書き込まれるビット
の数を制御可能および可変にする半導体メモリへのデー
タの書込み方法であって、上記ＤＲＡＭもしくはＳＲＡ
Ｍのセルへの書込みをイネーブルとするためにプリデコ
ードされたコラムのアドレス信号をデコードするステッ
プと、ブロックアドレス信号により上記プリデコードさ
れたコラムのアドレス信号をブロック上書きするステッ
プとを含み、プリデコードされたアドレス信号の論理レ
ベルにかかわらずセルのコラムに同時に書き込むために
複数のデコーダを同時にイネーブルする半導体メモリへ
のデータの書込み方法。 - 【請求項２】 請求項１に記載の半導体メモリへのデー
タの書込み方法において、上記ブロックアドレス信号が
可変である半導体メモリへのデータの書込み方法。 - 【請求項３】 請求項１に記載の半導体メモリへのデー
タの書込み方法において、上記ブロック上書きステップ
に先立って上記ＤＲＡＭもしくはＳＲＡＭのセンスアン
プをイネーブルとするステップを含む半導体メモリへの
データの書込み方法。 - 【請求項４】 請求項１に記載の半導体メモリへのデー
タの書込み方法において、上記ブロック上書きステップ
に先立って上記ＤＲＡＭもしくはＳＲＡＭのセンスアン
プをディスエイブルとするステップを含み、それにより
上記センスアンプをイネーブルとする半導体メモリへの
データの書込み方法。 - 【請求項５】 あるブロックにおいてＤＲＡＭもしくは
ＳＲＡＭのセルのグループに同時に書き込まれるビット
の数を制御可能および可変にする半導体メモリへのデー
タの書込み方法であって、上記ＤＲＡＭもしくはＳＲＡ
Ｍのセルに対するデコードおよびイネーブル、検知およ
び書込みのために複数の生デコーダアドレスを受信する
ステップと、ブロックアドレス信号により上記生アドレ
ス信号を上書きするステップとを含み、上記生アドレス
の論理レベルにかかわらずセルのコラムに同時に書き込
むために複数のデコーダがイネーブルされる半導体メモ
リへのデータの書込み方法。 - 【請求項６】 請求項５に記載の半導体メモリへのデー
タの書込み方法において、上記ブロックアドレス信号が
可変である半導体メモリへのデータの書込み方法。 - 【請求項７】 請求項５に記載の半導体メモリへのデー
タの書込み方法において、上記ブロック上書きステップ
に先立って上記ＤＲＡＭもしくはＳＲＡＭのセンスアン
プをイネーブルするステップを含む半導体メモリへのデ
ータの書込み方法。 - 【請求項８】 請求項５に記載の半導体メモリへのデー
タの書込み方法において、上記ブロック書込み上書きス
テップに先立って上記ＤＲＡＭもしくはＳＲＡＭのセン
スアンプをディスエイブルとするステップを含み、それ
により上記センスアンプをイネーブルとする半導体メモ
リへのデータの書込み方法。 - 【請求項９】 複数のＹデコーダと、これらＹデコーダ
に接続された出力を有する複数のプリデコーダと、これ
らプリデコーダの入力にアドレス信号を印加するための
手段と、無効アドレス信号を上記プリデコーダの複数の
ものの他の入力に印加してＹデコーダのブロックがとも
にイネーブルとされる手段とを含むダイナミックもしく
はスタティック型の半導体メモリ。 - 【請求項１０】 複数のＹデコーダと、これらＹデコー
ダのそれぞれの入力に接続された出力を有する複数の入
力ゲートと、上記ゲートの入力に生アドレスを入力する
ための手段と、上書きブロックアドレス信号を複数の上
記ゲートの各々のいま一つの入力に入力するための手段
とを含み、上記生アドレスの論理レベルにかかわらずセ
ルのコラムに同時に書き込むために複数のデコーダが同
時にイネーブルされるダイナミックもしくはスタティッ
ク型の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US226035 | 1994-04-11 | ||
| US08/226,035 US5546350A (en) | 1994-04-11 | 1994-04-11 | RAM variable size block write |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855473A true JPH0855473A (ja) | 1996-02-27 |
Family
ID=22847300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083776A Pending JPH0855473A (ja) | 1994-04-11 | 1995-04-10 | 半導体メモリへのデータの書込み方法および半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5546350A (ja) |
| EP (1) | EP0676765B1 (ja) |
| JP (1) | JPH0855473A (ja) |
| DE (1) | DE69518565T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930194A (en) * | 1998-01-05 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of block writing in large bus width |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061759A (en) * | 1996-02-09 | 2000-05-09 | Apex Semiconductor, Inc. | Hidden precharge pseudo cache DRAM |
| US5784330A (en) * | 1996-12-02 | 1998-07-21 | International Business Machines Corporation | Evenly distributed RC delay word line decoding and mapping |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04311897A (ja) * | 1991-04-11 | 1992-11-04 | Toshiba Corp | アドレスデコーダ及び半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
| JP3036910B2 (ja) * | 1991-08-20 | 2000-04-24 | 沖電気工業株式会社 | Ｃｍｏｓデコード回路 |
| JPH05144263A (ja) * | 1991-11-20 | 1993-06-11 | Fujitsu Ltd | 半導体記憶装置 |
-
1994
- 1994-04-11 US US08/226,035 patent/US5546350A/en not_active Expired - Lifetime
-
1995
- 1995-04-10 JP JP7083776A patent/JPH0855473A/ja active Pending
- 1995-04-11 DE DE69518565T patent/DE69518565T2/de not_active Expired - Lifetime
- 1995-04-11 EP EP95105180A patent/EP0676765B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04311897A (ja) * | 1991-04-11 | 1992-11-04 | Toshiba Corp | アドレスデコーダ及び半導体記憶装置 |
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| US5930194A (en) * | 1998-01-05 | 1999-07-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of block writing in large bus width |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0676765A2 (en) | 1995-10-11 |
| US5546350A (en) | 1996-08-13 |
| DE69518565T2 (de) | 2001-04-26 |
| EP0676765A3 (en) | 1995-11-08 |
| DE69518565D1 (de) | 2000-10-05 |
| EP0676765B1 (en) | 2000-08-30 |
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