JPH0425638B2 - - Google Patents

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JPH0425638B2
JPH0425638B2 JP59191849A JP19184984A JPH0425638B2 JP H0425638 B2 JPH0425638 B2 JP H0425638B2 JP 59191849 A JP59191849 A JP 59191849A JP 19184984 A JP19184984 A JP 19184984A JP H0425638 B2 JPH0425638 B2 JP H0425638B2
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JP
Japan
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gate
decoder circuit
transistors
power supply
supply voltage
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JP59191849A
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Gabiraaru Berutoran
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Publication date
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Publication of JPH0425638B2 publication Critical patent/JPH0425638B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は集積化されたモノリシツクスタテイツ
クランダムアクセスメモリ用のデコーダ回路であ
つて、このデコーダが一群の電界効果トランジス
タにより形成される第１の論理NORゲートで作
られ、電界効果トランジスタのゲート電極がｎ個
の符号化されたメモリアドレス信号またはその補
数を受取り、ソースが接地され、ドレインが相互
に接続されて前記NORゲートの出力端子を構成
し、このNORゲートの出力端子が負荷を介して
電源端子に接続されると共に、出力インバータ段
のトランジスタのゲート電極に接続されるデコー
ダ回路に関するものである。
メモリセルはほとんど何時もマトリツクスの構
成を呈するセルの回路網の形で構成される。１ビ
ツトに対応する各セルは２個のライン、水平ライ
ン即ち行と垂直ライン即ち列の交点に位置する。
これらのラインはメモリアドレスに対応し、一般
に行に対してはX1，X2，…Xo，列に対しては
Y1，Y2，…Yoという符号が付されている。これ
によりメモリの各セルはそれぞれ独自のアドレス
を有し、適当な行と列とを同時に活性化すること
により選択できる。セルを選択した後、ビツト線
と呼ばれる全てのセルに共通の一対のラインを介
してデータをそのセルに出し入れする。
プロシーデイングス「IEEE GaAs I.C.
Symposium 1982」に載つたエム・イノ他（武蔵
野通研）の論文「GaAs IKb Static RAM with
Ｅ／Ｄ MESFET DCFL」の論文からガリウム
ひ素（GaAs）基板上にモノリシツク形態で集積
化され、電界効果トランジスタ（MESFET：
Metal Semiconductor Field Effect
Transistor）からなるスタテイツクRAM用のデ
コーダ回路を形成することが既知である。この論
文に記載されており、この論文の第４頁の第１図
に示すようなデコーダ回路は単位デコーダ回路か
ら成る。各単位デコーダは本質的にｎ個の入力端
子を具える１個のNORゲートにより形成され、
各入力端子が真の信号またはその補数の形態で表
わされ、二進符号化されたアドレス入力a1，a2，
…，aoの一つを受け取るようになつている。この
アドレス入力は中間回路（アドレスバツフア）に
よりデコーダに入力され、NORゲートの出力側
に論理NOR機能により生じ、一行または一列の
アドレスを構成するビツトの組を得るようになつ
ている。
このNORゲートはピンチオフ電圧がVT≧０の
エンハンスメント形ガリウムひ素電界効果トラン
ジスタで形成される。ピンチオフ電圧ということ
はゲート電極に加えられる電圧がこの電圧VTを
越える時だけトランジスタが導通することを意味
する。このNORゲートを形成するトランジスタ
は互に並列に接続し、それらの共通ソースを接地
し、共通ドレインを前記能動負荷として用いられ
るデイプレツシヨントランジスタの短絡されたゲ
ート−ソースに接続している。
NORゲートの出力信号の値が０から１または
１から０に変ると、関連する電圧が回路の出力コ
ンデンサを充電または放電する。このコンデンサ
の等価充放電期間を達成するために、NORゲー
トの出力信号をインバータ段の入力端子に加え、
真の出力信号およびその補数が同時に得られるよ
うにし、その後でこれらの信号の各々をプツシユ
プル段の２個の入力端子の一方に加える。使用さ
れるインバータ段はインバータトランジスタとし
てエンハンスメント形トランジスタを具え、負荷
としてデイプレツシヨントランジスタを具える。
プツシユプル段もエンハンスメント形トランジス
タ（これは共通ソース構成にして接地する）とデ
イプレツシヨン形トランジスタ（これは共通ドレ
イン構成にして電源電圧に接続する）の直列回路
を具える。
デコーダ回路の場合、例えば、能動負荷を形成
するデイプレツシヨントランジスタを技術的観点
から作り易い抵抗負荷で置き換えることは興味の
あることである。他方プツシユプル段のデイプレ
ツシヨントランジスタをエンハンスメント形トラ
ンジスタで置き換え、唯一つのタイプのトランジ
スタでこのような回路を作れるようにすることが
興味深い。
しかし、前述した論文に記載されている回路を
そのまま簡単に上述した方法に切換えたところ直
ちに次の問題にぶつかつた。即ち出力電圧が加え
られるインバータトランジスタがシヨツトキー形
であるためNORゲートの出力端子と大地との間
に寄生ダイオードが現れ、この寄生ダイオードが
NORゲートの出力信号がプツシユプル段のトラ
ンジスタを導通させるに足る高いレベルに到達せ
しめないことである。こうなるとプツシユプル段
は動作せず、このような状態では単位デコーダの
出力コンデンサを充電するのが困難で時間がかか
る。
本発明の目的はメモリセルに一層高速にアクセ
スでき、電力消費も低いスタテイツク集積半導体
RAMメモリ用のデコーダ回路を提供するにあ
る。本発明のもう一つの目的は可成り簡単に製造
でき、生産性が高いデコーダ回路を提供するにあ
る。
この目的を達成するため本発明に係るデコーダ
回路はインバータ段のトランジスタのソースを第
２のNORゲートP2を形成する一群のトランジス
タの共通ドレインに接続し、この共通ドレインが
デコーダ回路の出力端子を形成し、これらのトラ
ンジスタのソースを接地し、ゲート電極がｎ個の
符号化されたアドレス信号を受取り、第１及び第
２のNORゲートを構成する各群のトランジスタ
が夫々１個の選択トランジスタを具え、選択トラ
ンジスタのゲート電極がチツプ−イネーブル選択
信号を受取り、このチツプ−イネーブル選択信号
は符号化されたメモリアドレス信号が２個の
NORゲートの各々に加えられた後に選択トラン
ジスタに加えられるように構成したことを特徴と
する。
本発明に係る単位デコーダ回路に、前記論文に
記載されている回路の場合のように、実際のデコ
ーダ段とプツシユプル段との間に接続されるイン
バータ段を設ける必要がないという事実は回路内
での伝播時間を相当に短縮できる。またこのよう
にインバータ段を省くと電力消費も小さくなる。
また、この電力消費の低下は第２段の電源電圧が
第１段の電源電圧よりも低いという事実により強
められる。
注意すべきことは米国特許第3778782号から２
個のNORゲートを縦続接続したダイナミツクメ
モリ用のデコーダ回路が既知であることである。
これらの２個のNORゲートは１個のANDゲート
と組合わされ、クロツクパルスにより制御され、
プリチヤージおよび論理動作をするようになつて
いる。しかし、この米国特許は本発明に係る高速
のデコーダ回路に結びつかない。事実、この米国
特許明細書に開示されているデコーダ回路を用い
るといくつかの問題が生じ、それらの問題は米国
特許第3863230号に開示されている手法を用いね
ば解決できないが、これらの手法は本発明に係る
デコーダ回路の可成り単純な回路構成から遠ざか
る。
本発明に係るデコーダ回路の好適な一実施例は
全てのトランジスタをエンハンスメント形とし、
第１のNORゲートの負荷を抵抗性負荷としたこ
とを特徴とする。唯一のタイプのトランジスタを
用い、作るのが簡単な抵抗性負荷を用いると、製
造工程が単純化されるが、これは特にデコーダ回
路を集積化されたガリウムひ素回路（例えば
GaAsメモリ回路）で作る場合に非常に有利であ
る。
本発明は天文学および気象学の分野で用いられ
るような大形計算機および高分解能の画像を表示
しなければならない飛行シミユレータ用のプロセ
スでの超高速キヤツシユメモリの分野で用いられ
る。
上記用途でのキヤツシユメモリを作るには低消
費電力、超高速のモノリシツク形態で集積化され
たスタテイツクランダムアクセスメモリを設計す
ることが至上命令である。それ故、ガリウムひ素
電界効果トランジスタを用いる技術はこのような
回路を作る上で極めて魅力的である。蓋し、この
材料での移動度は極めて高く、トランジスタ内で
の走行時間を非常に短くできるからである。ま
た、今日ガリウムひ素トランジスタを用いて実施
できる種々の技術の中で、DCFL（Direct
Coupled Field−effect transistor Logic）技術
こそ同時に低電力消費と、非常な高速度をもたら
す高集積密度とを与えるものである。この技術で
作られた単位論理ゲートまたはインバータは負荷
と関連するエンハンスメント形電界効果トランジ
スタ（ピンチオフ電圧VT≧０）から成り、次段
の論理ゲートの入力とコンパチブルな出力信号を
与える。
トランジスタを少なくできるこれらの改良は第
２のNORゲートが所定数の付加的トランジスタ
を用いることを合意するという事実を打消す。実
際には、回路に作つていく際、垂直方向に見て、
各単位デコーダは、メモリの２個の行または２個
の列の間の距離を占めるだけである。単位デコー
ダにより占められる表面積がこれに割当てられて
いる面積よりも小さい場合は、この面積の一部が
使用されていない。前記の選ばれた論理によりこ
の回路を作つてゆく時第１のNORゲートと対に
なる第２のNORゲートをデコーダの表面積を大
きくせずに非常によく位置決めできることが判つ
ている。
図面につき本発明を詳細に説明する。
第１図から明らかなように、本発明に係るデコ
ーダ回路はｎ＋１個のエンハンスメント形電界効
果トランジスタにより形成される第１のNORゲ
ートP1を具える。但し、ｎは符号化されたメモ
リアドレス信号の数である。この第１のNORゲ
ートP1のｎ個の入力端子にｎ個の符号化された
信号を加え、一行または一列のアドレスを構成す
る組を形成する。チツプイネーブル選択信号SB
をこのNORゲートP1の最后の入力端子に加える。
このNORゲートP1の負荷は抵抗Ｒにより形成
されるが、この抵抗ＲはGaAs基板にドーピング
金属を注入することにより作られる。この負荷Ｒ
が接続されている電源の電圧VDD1の値は1.2Vで
ある。このNORゲートP1のトランジスタはソー
スを共通にして接地する。トランジスタのドレイ
ンと負荷Ｒの接続点Ａに形成される第１のNOR
ゲートP1の出力VAをエンハンスメント形電界効
果トランジスタT0のゲート電極に接続する。こ
のトランジスタT0のドレインは電位VDD2を担
い、ソースは並列に接続されて第２のNORゲー
トP2を形成するｎ＋１個のエンハンスメント形
電界効果トランジスタのドレイン上にある接続点
Ｂに接続する。第２のNORゲートP2を構成する
トランジスタの共通ソースは接地する。第２図か
ら明らかなように電圧VDD2（値は0.7V）はこれ
らのメモリセルに対する電源電圧である。
第２のNORゲートP2の最初のｎ個の入力端子
は第１のNORゲートP1と同じ符号化されたアド
レス信号を受取る。そして第２おNORゲートP2
の最后の入力端子はチツプイネーブル選択信号
SBを受取る。
この単位デコーダの出力端子VSは第２のNOR
ゲートP2のトランジスタの共通ドレイン上の接
続点Ｂに形成される。ここに現われる出力信号
VSは０から１に変わる時仮想コンデンサCSを充
電する。
第１のNORゲートP1の全部の入力が０である
時、接続点Ａの電圧VAはほぼ電圧VDD1の値迄上
昇し、ゲート電極がこの電圧VAを受取るトラン
ジスタT0は導通する。この時出力容量CSは電圧
VSにより充電されるから電圧VSはVDD2の値に極
く近くなる。この時第２のNORゲートP2のトラ
ンジスタは第１のNORゲートP1のトランジスタ
と同じ信号を受取るから、不導通状態にある。
しかし、第１のNORゲートP1の入力端子の一
つが１になると、電圧VAの値はほぼゼロに等し
くなる。蓋し、信号「１」が加えられるトランジ
スタが導通状態になるからである。このためトラ
ンジスタT0のゲート電極に電圧VA≒０が加えら
れ、このトランジスタT0が不導通状態になる。
しかし、第２のゲート電極P2の一つのトランジ
スタにも同じ信号「１」が加えられ、これが導通
状態になる。そしてトランジスタT0が不導通状
態にあるから、電圧VSは０に近づき、コンデン
サCSは急速に放電する。
第２図から明らかなように、メモリセルは双安
定構造に接続され、夫々抵抗R1およびR2を介し
て電源電圧VDD2から給電される２個のトランジ
スタτ1およびτ2により形成される。これらのトラ
ンジスタτ1およびτ2のゲート電極とグランドとの
間に仮想ダイオードD1およびD2が、トランジス
タτ1およびτ2がシヨツトキー形であるためできる
から、トランジスタτ1およびτ2のドレイン上の信
号V1およびV2が0.7Vの値にクリツプされる。
この結果、0.7Vの電圧VDD2でメモリセルを給
電すれば足りる。これより電圧が少しでも高いと
Ｓ／Ｎ比を改良することなく、電力消費を増すだ
けとなる。
他方、ラインMOT上の信号VSの高即ち「１」
レベルも0.7Vを越える必要がない。蓋し、0.7V
以上にしてもシヨツトキー形のトランジスタτ3お
よびτ4のゲート電極とグラウンドとの間に仮想ダ
イオードD3およびD4ができ、これによりクリツ
プされるからである。また0.7V以上にすると２
個のトランジスタτ3およびτ4が同時に導通し、メ
モリセルの正しい動作が乱される。これは単位デ
コーダの第２段のトランジスタT0がメモリセル
を給電する電圧VDD2＞0.7Vにより給電されるた
めである。実際には抵抗Ｒを介して接続される電
源電圧VDD1＝1.2VはこのトランジスタT0を正し
く分極化（polarization）するのに十分以上であ
る。注意すべきことは、本発明に係る回路では真
の信号またはその補数の形態をする各信号にとり
必要とされるように、２個のNORゲートの入力
端子に加えられる符号化されたアドレス信号を組
合せることにより出力信号VSが得られる。
最后に注意すべきことは、本発明に係る回路で
はチツプイネーブル選択信号SBが特別な方法で
符号化されたアドレス信号を受取るトランジスタ
と等価なトランジスタに加えられることである。
第３ａ図および第３ｂ図から明らかなように、
メモリセルにとつて２個の選択モードが存在す
る。信号伝播図を第３ａ図に示す第１のモードに
よれば、チツプイネーブル選択信号SBが瞬時
t0′において状態「１」から状態「０」へセツト
され、他方アドレスの組a1，a2，…aoの選択aiが
瞬時t1に起こる。このため出力信号VSが瞬時t2′に
おいてラインMOT上に現われる。t2′はt1との差
により定まる。
Δt2′＝t2′−t1は影響されることがあり得ない回
路での伝播時間の関数である。この時間Δt2′はこ
の第１の動作モードでのメモリアクセス時間を構
成する。
本発明に係る動作モードとこのモードについて
の信号伝播図とを第３ｂ図に示す。アドレスの組
a1，a2，…aoの選択a1を瞬時t0においてトランジ
スタT1，T2，…Toに加え、チツプイネーブル選
択信号SBを瞬時t1においてトランジスタTo+1に
加える。するとt2−t0≒t2′−t1で決まる瞬時t2に
おいてラインMOT上に出力信号VSが現われる。
この第２の動作モードでは、メモリアクセス時
間が Δt2＝t2−t1＜Δt2′ で与えられる。
即ち、本発明に係る回路で可能となる動作モー
ドによればメモリアクセス時間が短縮される。
本発明に係る実施例では、抵抗およびトランジ
スタの特性は下記の通りである。
抵抗Ｒ＝20KΩ トランジスタのゲート電極の長さＬ＝0.9μm第
１のNORゲートP1のトランジスタの幅 ｌ＝7μm 第２のNORゲートP2のトランジスタの幅 ｌ＝7μm トランジスタT0の幅ｌ＝17μm 電源電圧VDD1＝1.2V 電源電圧VDD2＝0.7V ピンチオフ電圧VT＝0.1V メモリセルの実施例では抵抗とトランジスタの
特性が下記の通りである。
負荷抵抗R1＝R2＝20KΩ トランジスタτ1およびτ2の幅ｌ＝8μm これらのトランジスタのゲート電極の長さＬ＝
0.9μm トランジスタτ3およびτ4の幅ｌ＝11μm ピンチオフ電圧VT＝0.1V このような条件下で本発明に係る単位デコーダ
回路では0.2nsの伝播時間が得られる。
スタテイツクランダムアクセスメモリに応用す
る場合は、このメモリのデコーダ回路を2n個の同
じ単位デコーダ回路（これらは本発明によればメ
モリの2n行を活性化するように構成されている）
と2p個の同じ単位デコーダ回路（これらは本発明
によればメモリの2p列を活性化するように構成さ
れている）とで構成する。
明らかに本発明の用途はガリウムひ素基板上に
集積化されている電界効果トランジスタにより形
成されるキヤツシユメモリに限定されるものでは
なく、特許請求の範囲で規定される本発明の範囲
を逸脱せずに、特にトランジスタの寸法、特性お
よび電源電圧について多くの変形例を考えること
ができる。
【図面の簡単な説明】
第１図は本発明に係る単位デコーダ回路の回路
図、第２図は本発明に係る単位デコーダ回路に関
連するスタテイツクランダムアクセスメモリのメ
モリセルの回路図、第３ａ図および第３ｂ図は時
間Ｔの関数としてのチツプイネーブル信号SBお
よびアドレスa1，a2，…，aoの選択についての信
号aiに対するラインMOT上の信号VSの伝播時間
線図である。 P1…第１のNORゲート、P2…第２のNORゲー
ト、Ｒ…抵抗（負荷）、VDD…電源電圧、Ｔ…エ
ンハンスメント形電界効果トランジスタ、VS…
出力端子（信号）、CS…仮想コンデンサ。

Claims (1)

  1. 【特許請求の範囲】 １ 集積化されたモノリシツクスタテイツクラン
    ダムアクセスメモリ用のデコーダ回路であつて、
    このデコーダ回路が一群の電界効果トランジスタ
    により形成される第１の論理NORゲートP1で作
    られ、電界効果トランジスタのゲート電極がｎ個
    の符合化されたメモリアドレス信号またはその補
    数を受取り、ソースが接地され、ドレインが相互
    に接続されて前記NORゲートP1の出力端子を構
    成し、このNORゲートP1の出力端子が負荷を介
    して電源端子VDD1に接続されると共に、出力イ
    ンバータ段のトランジスタのゲート電極に接続さ
    れるデコーダ回路において、インバータ段のトラ
    ンジスタのソースを第２のNORゲートP2を形成
    する一群のトランジスタの共通ドレインに接続
    し、この共通ドレインがデコーダ回路の出力端子
    を形成し、これらのトランジスタのソースを接地
    し、ゲート電極がｎ個の符号化されたアドレス信
    号を受取り、第１及び第２のNORゲートを構成
    する各群のトランジスタが夫々１個の選択トラン
    ジスタを具え、選択トランジスタのゲート電極が
    チツプ−イネーブル選択信号SBを受取り、この
    チツプ−イネーブル選択信号SBは符号化された
    メモリアドレス信号が２個のNORゲートP1，P2
    の各々に加えられた後に選択トランジスタに加え
    られるように構成したことを特徴とするデコーダ
    回路。 ２ 全てのトランジスタをエンハンスメント形と
    し、第１のNORゲートP1の負荷を抵抗性負荷と
    したことを特徴とする特許請求の範囲第１項記載
    のデコーダ回路。 ３ 第１のNORゲートP1の電源電圧VDD1を第
    ２のNORゲートP2の電源電圧VDD2より高くし
    たことを特徴とする特許請求の範囲第１項または
    第２項記載のデコーダ回路。 ４ トランジスタのゲート電極の長さをＬ＝
    0.9μmとし、これらのトランジスタのピンチオフ
    電圧をVT＝0.1Vとしたことを特徴とする特許請
    求の範囲第２項記載のデコーダ回路。 ５ 抵抗の値をＲ＝20KΩとしたことを特徴とす
    る特許請求の範囲第２項または第４項のいずれか
    一項に記載のデコーダ回路。 ６ 電源電圧VDD1を1.2Vとし、電源電圧VDD2
    を0.7Vとしたことを特徴とする特許請求の範囲
    第３項記載のデコーダ回路。 ７ ガリウムひ素電界効果トランジスタを用いて
    モノリシツク形態に集積したことを特徴とする特
    許請求の範囲第１〜第６項の何れかに記載のデコ
    ーダ回路。 ８ スタテイツチランダムアクセスメモリがガリ
    ウムひ素電界効果トランジスタを用いて形成さ
    れ、メモリセルの電源電圧をデコーダ回路の第２
    のNORゲートP2の電源電圧VDD2に等しくした
    ことを特徴とする特許請求の範囲第７項記載のデ
    コーダ回路。
JP59191849A 1983-09-16 1984-09-14 デコーダ回路 Granted JPS6095791A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8314774 1983-09-16
FR8314774A FR2552257B1 (fr) 1983-09-16 1983-09-16 Circuit decodeur pour memoire ram statique

Publications (2)

Publication Number Publication Date
JPS6095791A JPS6095791A (ja) 1985-05-29
JPH0425638B2 true JPH0425638B2 (ja) 1992-05-01

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ID=9292284

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JP59191849A Granted JPS6095791A (ja) 1983-09-16 1984-09-14 デコーダ回路

Country Status (5)

Country Link
US (1) US4644189A (ja)
EP (1) EP0140413B1 (ja)
JP (1) JPS6095791A (ja)
DE (1) DE3475362D1 (ja)
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