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Die vorliegende Erfindung betrifft einen elektronischen Nur-
Lese-Festkörperspeicher (ROM), insbesondere vom CMOS-Typ mit
statischem Betrieb, das heißt ohne die Notwendigkeit eines
Zeittaktes.
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Wie es bekannt ist, sind statische Nur-Lesespeicher in CMOS-
Technologie im wesentlichen aus einer gewissen Anzahl
metallischer Pfade und polykristalliner Siliziumpfade gebildet,
die in der Form von sich kreuzenden Zeilen und Spalten
angeordnet sind, wobei die Spalten mit entsprechenden
Hochziehelementen verbunden sind, die in der Praxis Transistoren
sind, die stets zwischen den Spalten und einer
Speisespannung leiten, und wobei die Zeilen zu einem Dekodierkreis
führen, der von einer geforderten Adresse getrieben eine
einzelne Zeile auf eine hohe Spannung anhebt. An jeder
Kreuzung können die Zeilen und Spalten isoliert werden, oder die
Spalte kann mit dem Drain eines Transistors (Niederzieh-
Transistor) verbunden werden, dessen Source mit Masse
verbunden ist und dessen Gate von der Zeile betrieben wird.
Deshalb entspricht das Vorhandensein des
Niederzieh-Transistors einer logischen "1", während sein Fehlen einer "0"
entspricht.
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Dieselbe Struktur als Nur-Lesespeicher wird bei
programmierbaren, logischen Anordnungen oder PLA's gefunden, die
sich von den wahren Nur-Lesespeichern durch die Tatsache
unterscheiden, daß in diesem Fall alle möglichen
Kombinationen des Eingangs zu dem Dekodierer nicht dekodiert
werden. Zum Zwecke der Erfindung wird der Ausdruck
"Nur-Leserspeicher" verwendet, um auf Nur-Lesespeicher und auf
programmierbare, logische Anordnungen bzw. logische Reihen
bezug zu nehmen.
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Während des Lesens einer gegebenen Adresse eines
Nur-Lesespeichers dieser Art werden die Hochzieh- und Niederzieh-
Zellen aktiviert und ein statischer Strom fließt somit von
der Speisespannung in Richtung zur Masse. Die
Lesegeschwindigkeit ist deshalb begrenzt und der Stromverbrauch ist
hoch, da jede Zelle Strom von der Speisespannung zieht.
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Um diese Nachteile geringer Geschwindigkeit und hohen
Verbrauchs von statischen Nur-Lesespeichern zu überwinden, ist
es bekannt, dynamische Nur-Lesespeicher vorzusehen, in denen
die Stufen Φ&sub1; und Φ&sub2; des Taktes verwendet werden, um
abwechselnd die Hochzieh-Zellen und die Niederzieh-Zellen zu
aktivieren, damit niemals ein statischer Strom vorliegt. Die
während des ersten Schrittes gespeicherte Ladung liefert den
Strom für den Betrieb der Niederzieh-Zellen an den Spalten.
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Wenn jedoch der Speicher mit geringer Geschwindigkeit, (das
heißt, wenn die Taktfrequenz niedrig ist) betrieben wird,
ist es notwendig, eine verriegelung an dem Ausgang
vorzusehen, um statisch den Status der Spalten während des zweiten
Schrittes zu speichern, da der streustrom parasitäre
Kondensatoren der Spalte entladen kann.
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Ein dynamischer Speicher ist schneller als ein statischer
Speicher und besitzt einen geringeren Verbrauch, weist aber
den Nachteil auf, daß er zwei Taktstufen Φ&sub1; und Φ&sub2; benötigt,
die mit der Synchronizität des Systems verbunden sind, und
daß er zusätzlich eine Verriegelung an seinem Ausgang
benötigt.
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Die Zielsetzung der vorliegenden Erfindung ist deshalb,
einen Nur-Lesespeicher (oder eine programmierbare logische
Anordnung PLA) bereitzustellen, die den niederen Verbrauch
des dynamischen speichers aufweist und weder Takte noch
Ausgangsverriegelungen benötigt.
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Dieses Ziel wird zusammen mit anderen Zielsetzungen und
vorteilen, wie es aus der folgenden Beschreibung
offensichtlich wird, durch die Erfindung erreicht mit einem Nur-
Lesespeicher in CMOS-Technologie, umfassend eine Mehrzahl
von einzeln aktivierbaren Zeilen und eine Mehrzahl von
Hauptspalten, die die genannten Zeilen kreuzen und an jeder
Kreuzung entsprechend einer logischen "0" mit einer
Niederzieh-Zelle verbunden sind, die durch die gekreuzte
Zeilenleitung gesteuert wird, wobei jede Hauptspalte über einen
entsprechenden Hochzieh-Transistor zu der Speisespannung
leitet, dadurch gekennzeichnete daß eine Hilfsspalte mit
jeder Hauptspalte verbunden ist und auch mit der
Speisespannung über einen entsprechenden Hochzieh-Transistor verbunden
ist, und an jeder Kreuzung entsprechend einer logischen "1"
mit einer Niederzieh-Zelle verbunden ist, die durch die
überkreuzte Zeilenleitung gesteuert wird, und daß die Gates
der Hochzieh-Transistoren der Hauptspalten mit den
Hilfsspalten verbunden sind und die Gates der Hochzieh
Transistoren der Hilfsspalten mit den Hauptspalten verbunden
sind.
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Eine bevorzugte Ausführungsform der Erfindung wird nun in
der Form eines nicht einschränkenden Beispiels unter
Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
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Fig. 1 ein Teilschaltkreisdiagramm eines CMOS-Nur-
Lesespeichers vom statischen Typ gemäß dem
stand der Technik ist;
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Fig. 2 ein Teilschaltkreisdiagramm eines CMOS-Nur-
Lesepeichers vom dynamischen Typ gemäß dem
stand der Technik ist;
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Fig. 3 ein Teilschaltkreisdiagramm eines CMOS-Nur-
Lesespeichers vom statischen Typ gemäß der
Erfindung ist.
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In Fig. 1 kreuzen zwei Spalten C&sub1; und C&sub2; eines
Nur-Lesespeichers in CMOS-Technologie vom statischen Typ eine
generische Zeile Rn. Der vollständige Speicher umfaßt
entsprechend viele Zeilen und Spalten, die aus Gründen der
Einfachheit nicht dargestellt sind. Jede Spalte führt zu dem
Drain eines entsprechenden PMOS-Transistors P&sub1; und P&sub2;, deren
jeweilige Source mit der positiven Speisespannung Vcc
verbunden ist und deren jeweiliges Gate mit Masse verbunden
ist. Deshalb wirken P&sub1; und P&sub2;, wie es vorhergehend in der
Einleitung erwähnt worden ist, als Hochzieh-Zellen, die die
Spalten C&sub1; und C&sub2; hochhalten. Die Zeile Rn wird von dem
Ausgang eines Dekoders DEC getrieben, der in an und für sich
bekannter Weise ansteigt, wenn eine vorbestimmte Adresse an
seinem Eingang angelegt wird. An der Kreuzung zwischen Rn und
C&sub1; ist die Source eines NMOS-Transistors N&sub1; mit C&sub1; verbunden,
seine Drain ist mit Masse verbunden und sein Gate ist mit Rn
verbunden. Keine Zelle ist an der Kreuzung zwischen Rn und C&sub2;
verbunden. Deshalb wird, wenn Rn aktiv ist, die Spalte C&sub1; auf
Masse gezogen, wodurch eine logische "0" erzuegt wird,
während die Spalte C&sub2; hoch bleibt, um eine logische "1" zu
liefern. Auf diese Weise wird der gesamte Speicher
programmiert.
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Wie erwähnt wurde, nimmt diese Art Speicher einen statischen
Strom Vcc mit hohem Leistungsverbrauch und geringer
Betriebsgeschwindigkeit auf.
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Fig. 2 ist ähnlich der Fig. 1, bezieht sich aber auf einen
Nur-Lesespeicher vom dynamischen Typ wiederum nach dem stand
der Technik. Die Transistoren P&sub1; und P&sub2; werden durch ein
Signal Φ&sub1; aktiviert, das mit dem Takt des Systems verbunden
ist, während die Nur-Lesezelle N&sub1; über einen weiteren NMOS-
Transistor NX&sub1; mit Masse verbunden ist, der von einem Signal
Φ&sub2; mit entgegengesetzter Phase in bezug auf Φ&sub1; gesteuert
wird. Auf diese Weise werden, wie es erwähnt wurde, die
Spalten C&sub1; und C&sub2; nur angehoben, wenn sie gegenüber Massen
isoliert sind, und werden somit voraufgeladen, während das
Lesen der Spalte Rn auftritt, wenn die Spalten von Vcc
isoliert sind, wobei die gespeicherte Ladung verwendet wird.
Deshalb gibt es keinen statischen Strom, der
Leistungsverbrauch ist niedrig und die Arbeitsgeschwindigkeit
ist hoch. Jedoch sind die Signale Φ&sub1; und Φ&sub2; erforderlich und
es ist ferner im allgemeinen notwendig, eine verriegelung an
dem Ausgang der Spalten für ein sicheres Auslesen trotz der
Ableitung der Ladung aus den Spalten vorzusehen.
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Fig. 3 ist ähnlich den Fig. 1 und 2, bezieht sich aber auf
einen Nur-Lesespeicher in CMOS-Technologie gemäß der
Erfindung. Diese Ausführung umfaßt auch Zeilen Rn und Spalten C&sub1;
und C&sub2;, von denen jede zu einem Hochzieh-Transistor P&sub1; und P&sub2;
führt. Eine zweite Hilfsspalte CX&sub1; und CX&sub2; ist auf der Seite
einer jeden Spalte angeordnet und auf einer Seite mit dem
Gate von P&sub1; und P&sub2; und auf der anderen Seite mit Vcc über
entsprechende PMOS-Transistoren PX&sub1; und PX&sub2; verbunden, deren
Gates jeweils mit C&sub1; und C&sub2; verbunden sind.
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Die Kreuzungen zwischen der (generischen) Zeile Rn und den
entsprechenden Paaren von Spalten C&sub1;-CX&sub1; und C&sub2;-CX&sub2;, das
heißt den einzelnen Zellen, weisen alle entsprechende NMOS-
Niederzieh-Transistoren N&sub1; und N&sub2; auf, deren Gates von der
Zeile Rn getrieben wird und deren Drains mit Masse verbunden
sind. Die Drains von N&sub1; und N&sub2; sind jeweils mit der
Hauptspalte C&sub1; verbunden, um eine logische "0" zu erzeugen und mit
der Hilfsspalte CX&sub2;, um eine logische "1" zu erzeugen.
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Der Speicher arbeitet, wie es im folgenden erklärt wird.
Wenn die Zeile Rn aktiviert wird, sind alle NMOS-Transistoren
aktiviert. C&sub1; nimmt die Masse-Spannung an, wodurch der
Hochzieh-Transistor PX&sub1; aktiviert und CX&sub1; auf Vcc angehoben wird.
Der Transistor P&sub1; wird somit "Aus"-geschaltet, und der
Ausgang
der Spalte C&sub1; ist statisch niedrig, da sein Niederzieh-
Transistor N&sub1; aktiviert ist.
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Zur gleichen Zeit wird auch CX&sub2; auf die Masse-Spannung
gebracht und aktiviert somit den Hochzieh-Transistor P&sub2; der
Spalte C&sub2;, der PX&sub2; "Aus"-schaltet. Die Spalte C&sub2; bleibt somit
statisch aufgrund von P&sub2; hoch.
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Der Schaltkreis nimmt Strom nur während des Schaltens auf,
das heißt während die Zeile von aktiv zu inaktiv oder
umgekehrt übergeht, wenn die NMOS-Niederzieh-Zellen einen Pfad
in Richtung zu Masse von den Hochzieh-Transistoren erzeugen,
die zu diesem Zeitpunkt aktiv sind. Wenn die Haupt- und
Hilfsspalten C und CX ihren Endzustand erreicht haben, gibt
es weiter keinen statischen Strom, da ein einzelner PMOS-
oder NMOS-Transistor für jede Spalte aktiv ist, jedoch
niemals beide. Da jede Spalte entweder mit Vcc oder Masse durch
einen aktiven Transistor verbunden ist, gibt es keine
Schwierigkeit mit der Streuung.
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Der Verbrauch ist nahezu null, ähnlich dem Verbrauch des
dynamischen Speichers, mit dem Vorteil, daß der Takt und die
Verriegelung ausgeschlossen sind. Die hinzugefügte
Hilfsspalte ist eine vernachlässigbare Last verglichen mit
den genannten Vorteilen.
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Die Arbeitsgeschwindigkeit und Einfachheit der Konstruktion
sind ähnlich denjenigen des statischen Speichers. Ferner
hängt die Programmierung des Speichers nur von einer
Metallverbindung von der Drain der Niederzieh-Zelle zu der
einen oder anderen der zwei Spalten, der Haupt- und
Hilfsspalte, ab. Eine erneute Programmierung ist deshalb
einfacher als bei der herkömmlichen Lösung, da sie einen
einfachen Metallkontakt und keinen aktiven Halbleiterbereich
einschließt.
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Eine bevorzugte Ausführungsform der Erfindung wurde
beschrieben,
aber es ist zu verstehen, daß sie gleichwertige
Abwandlungen und Abänderungen für den Durchschnittsfachmann
entsprechend der gegebenen Lehre aufweisen kann, ohne
dadurch den Bereich des erfindungsgemäßen Grundgedankens zu
verlassen.