DE3834760A1 - Programmierbares logikfeld - Google Patents
Programmierbares logikfeldInfo
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Description
Die Erfindung betrifft ein programmierbares Logikfeld und ins
besondere ein programmierbares Logikfeld, das ein zuvor
synchron mit einem externen Taktsignal programmiertes Logik
signal abgibt.
Mit dem Fortschreiten der anwendungsspezifischen integrierten
Schaltungen (Applications specific integrated circuit, ASIC)
bei einer höchstintegrierten (very-large-scale integrated
circuit, VLSI) logischen Schaltung ist es wichtig, von einer
logischen Macrozelle Gebrauch zu machen, um die höchstinte
grierte logische Schaltung mit einer hohen Leistungsfähigkeit
und hoher Dichte für eine kurze Zeitdauer auszulegen. Daher
wird davon ausgegangen, daß ein programmierbares Logikfeld als
ein Element zum Verarbeiten unregelmäßiger Logik als eine
Macroeinheit wirkt.
Da das programmierbare Logikfeld einen einfachen logischen
Aufbau aufweist, das heißt einen zweistufigen logischen Auf
bau mit einer ODER-Schaltung (logische Summe) und einer UND-
Schaltung (logisches Produkt), hat das programmierbare Logik
feld die Vorteile, daß die Gestaltung der Logik einfach er
folgt, daß die Gestaltung der Logik automatisiert werden kann
und daß eine Änderung der Gestaltung einfach dadurch erfolgt,
daß nur eine einzige Maske ausgewechselt wird. Da das program
mierbare Logikfeld einen für eine integrierte Schaltung geeig
neten Aufbau aufweist, wird die Integrationsdichte einfach er
höht. Außerdem werden Fehler einfach getestet, da das program
mierbare Logikfeld einen regelmäßigen Aufbau aufweist.
Fig. 1 ist ein elektrisches Schaltbild, das ein Beispiel für
ein programmierbares Logikfeld zeigt.
Nun wird mit Bezug auf Fig. 1 der Aufbau des programmierbaren
Logikfelds beschrieben. Das programmierbare Logikfeld weist
eine ODER-Schaltung (67) und eine UND-Schaltung (68) auf. Die
ODER-Schaltung (67) weist Eingangssignalleitungen (51 bis 53),
die an die Eingangsanschlüsse (2, 3, 4) jeweils angelegte Ein
gangssignale aufnehmen und invertierte Eingangssignalleitun
gen (48 bis 50), die Signale aufnehmen, die durch jeweiliges
Invertieren der Signale durch die Inverter (7 bis 9) erhalten
werden, auf. Produkttermleitungen (57 bis 60) und Masseleitun
gen (61 und 62) sind mit den Eingangssignalleitungen (51 bis
53) und mit den invertierten Eingangssignalleitungen (48 bis
50) sich rechtwinklig schneidend bzw. kreuzend vorgesehen. Die
Masseleitungen (61 und 62) sind an ihrem jeweiligen einen Ende
jeweils über n-Kanaltransistoren (35 und 36) mit Masse verbunden.
Weiterhin sind die Produkttermleitungen (57 bis 60) mit ihrem jewei
ligen einen Ende jeweils über p-Kanal-Transistoren (31 bis 34)
mit Versorgungsanschlüssen (71 bis 74) verbunden. Die n-Ka
naltransistoren (35 und 36) und die p-Kanal-Transistoren (31
bis 34) sind mit ihren Gates über eine Taktsignalleitung (47)
mit einem Takteingangsanschluß (1) verbunden. Außerdem sind
n-Kanal-Transistoren (66, 78 und 79) mit wie gefordert zu program
mierenden Schnitt- bzw. Kreuzungspunkten der invertierten
Eingangssignalleitungen (48 bis 50) mit den Produkttermleitungen (57
bis 60) bzw. den Masseleitungen (61 und 62) verbunden.
Darüber hinaus wird ein Ausgangssignal der ODER-Schaltung (67)
über Inverter (20 bis 27) der Produkttermleitungen (57 bis 60)
an die UND-Schaltung (68) übertragen. Ausgangsleitungen (54
und 55) und eine Masseleitung (56) sind sich mit den Produkt
termleitungen (57 bis 60) rechtwinklig schneidend vorgesehen.
Die Masseleitung (56) ist mit ihrem einen Ende über einen
n-Kanal-Transistor (41) mit Masse verbunden. Außerdem sind
die Ausgangsleitungen (54 und 55) mit ihrem jeweiligen einen
Ende über p-Kanal-Transistoren (39 und 40) jeweils mit Ver
sorgungsanschlüssen (76 und 77) verbunden. Die Ausgangslei
tungen (54 und 55) sind mit ihrem jeweiligen anderen Ende über
Inverter (16 bis 19) und n-Kanal-Transistoren (43 und 44) mit
Verriegelungsschaltungen, die jeweils Inverter (11, 12, 14,
15) aufweisen, und über Inverter (10 und 13) mit Ausgangsan
schlüssen (5 und 6) verbunden.
Die n-Kanal-Transistoren (43 und 44) sind mit ihren Gates mit
dem Takteingangsanschluß (1) verbunden. Darüber hinaus werden
die p-Kanal-Transistoren (39 und 40) und der n-Kanal-Transi
stor (41) in Antwort auf ein über einen p-Kanal-Transistor
(37) und Inverter (28 bis 30) angelegtes Taktsignal geöffnet
oder gesperrt. Die p-Kanal-Transistoren (39 und 40) sind mit
ihrem jeweiligen Drain mit dem Versorgungsanschluß (76 bzw.
77) verbunden. Außerdem sind n-Kanal-Transistoren (80, 81) mit
den jeweiligen wie gefordert zu programmierenden Kreuzungs
punkten der Produkttermleitungen (57 bis 60) mit den Aus
gangsleitungen (54 und 55) bzw. der Masseleitung (56) in der
UND-Schaltung (68) verbunden.
Nun wird ein Betrieb des in Fig. 1 dargestellten programmier
baren Logikfelds beschrieben. An den Eingangssignalanschlüs
sen (2 bis 4) angelegte Signale werden jeweils an die Ein
gangssignalleitungen (51 bis 53) weitergeleitet. Außerdem wer
den die Signale durch die Inverter (7 bis 9) invertiert und
jeweils an die invertierten Signaleingangsleitungen (48 bis
50) weitergeleitet. Wenn das Taktsignal am Taktsignaleingangs
anschluß (1) eingegeben wird und das Taktsignal auf einem
Niedrigpegel ("L"-Pegel) liegt, wird ein Taktgatter mit den
p-Kanal-Transistoren (31 bis 34) geöffnet. Infolgedessen
werden Spannungen an die Produkttermleitungen (57 bis 60) vom
jeweiligen Versorgungsanschluß (71 bis 74) angelegt, so daß
die Produkttermleitungen (57 bis 60) vorgeladen werden und
so einen Hochpegel ("H"-Pegel) erreichen.
Wenn das Taktsignal den H-Pegel erreicht, wird ein Taktsi
gnalgatter mit den n-Kanal-Transistoren (35 und 36) geöffnet.
Infolgedessen wird nur ein solcher Transistor leitend gemacht,
dessen mit der Eingangssignalleitung verbundenes Gate auf dem
H-Pegel liegt, so daß Ladungen, die auf einer der Produktterm
leitungen (57 bis 60) gespeichert sind, entladen werden, wo
durch jegliche der Produkttermleitungen (57 bis 60), deren La
dungen entladen sind, den L-Pegel erreicht. Zu diesem Zeit
punkt wird auch der n-Kanal-Transistor (41) geöffnet. Somit
werden in der UND-Schaltung (68) Ladungen in den Ausgangssi
gnalleitungen (54 und 55) gespeichert und entladen, so daß eine
geeignete Ausgangslogik erhalten werden kann.
In dem in Fig. 1 dargestellten programmierbaren Logikfeld wird
jedoch eine Stromversorgungsspannung V DD direkt an die Pro
dukttermleitungen (57 bis 60) und an die Ausgangsleitungen (54
und 55) angelegt, so daß, nachdem die Produkttermleitungen
(57 bis 60) und die Ausgangsleitungen (54 und 55) geladen sind,
ein langer Zeitraum zum Entladen erforderlich ist. Dies ist
ein Faktor, der ein Beschleunigen des Betriebs verhindert.
Aufgabe der Erfindung ist es daher, ein programmierbares Logik
feld zu schaffen, das durch Senken der angelegten Spannungen
der Produkttermleitungen und Ausgangsleitungen mit Hochge
schwindigkeit betreibbar ist und das Ansprechvermögen einer
Schaltung verbessert.
Diese Aufgabe wird gelöst durch ein programmierbares Logik
feld mit einer Logikschaltungseinrichtung, die eine Mehrzahl
von Eingangsleitungen, eine Mehrzahl von Produkttermleitun
gen, die sich jeweils mit den Eingangsleitungen kreuzen, und
wenigstens einer Ausgangsleitung, die sich mit der Mehrzahl von
Produkttermleitungen kreuzt, zum Abgeben eines logi
schen Produktsignals durch wie gefordert zu programmierendes
Verbinden von Transistoren mit Kreuzungspunkten der Mehrzahl
von Eingangsleitungen mit einer beliebigen der Mehrzahl von
Produkttermleitungen sowie zum Abgeben eines logischen Summen
signals durch zu programmierendes Verbinden von Transistoren
mit Kreuzungspunkten der Mehrzahl von Produkttermleitungen mit
wenigstens einer Ausgangsleitung, welches so angepaßt ist, daß
die Mehrzahl von Produkttermleitungen und wenigstens einer Aus
gangsleitung von einer Hochziehschaltungseinrichtung über eine
auf ein Taktsignal reagierende und leitend zu machende Takt
signalgattereinrichtung auf ein niedrigeres Potential als ein
Stromversorgungspotential vorgeladen werden.
Da die auf den Produkttermleitungen und den Ausgangsleitungen
vorgeladenen Spannungen niedriger gemacht werden als das
Stromversorgungspotential, kann gemäß der Erfindung die Ent
ladezeit verkürzt und ein Takt des Taktsignals verkürzt wer
den, so daß ein programmierbares Logikfeld mit einer hohen
Betriebsgeschwindigkeit erhalten werden kann.
In einer vorzugsweisen Ausführungsform der Erfindung ist eine
auf das Taktsignal reagierende Taktsignalgattereinrichtung zum
Abgeben eines Signals auf die Ausgangsleitung und weiter eine
Verriegelungsschaltungseinrichtung zum Speichern eines Aus
gangssignals der Taktsignalgattereinrichtung und zum Abgeben
desselben vorgesehen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung eines Ausführungsbeispiels anhand
der Figuren. Von den Figuren zeigt:
Fig. 1 ein elektrisches Schaltungsdiagramm eines programmier
baren Logikfeldes:,
Fig. 2 ein elektrisches Schaltungsdiagramm in einer erfin
dungsgemäßen Ausführungsform;
Fig. 3 ein Diagramm, das eine Welle zur Zeit des Entladens
von Produkttermleitungen gemäß einer erfindungsge
mäßen Ausführungsform darstellt.
Fig. 2 ist ein besonderes elektrisches Schaltungsdiagramm ge
mäß einer erfindungsgemäßen Ausführungsform.
Unter bezug auf Fig. 2 wird nun der Aufbau gemäß einer Aus
führungsform der vorliegenden Erfindung beschrieben. In der
in Fig. 2 gezeigten Ausführungsform sind zusätzlich zu dem
in Fig. 1 dargestellten oben beschriebenen programmierbaren
Logikfeld Stromversorgungsabschnitte (69 und 70) vorgese
hen. Insbesondere sind die Produkttermleitungen (57 bis 60)
mit ihrem jeweiligen einen Ende mit der jeweiligen Source der
in Antwort auf ein Taktsignal arbeitenden p-Kanal-Transisto
ren (31 bis 34) verbunden. Die p-Kanal-Transistoren (31 bis
34) sind mit ihren Drains mit einer gemeinsamen Stromversor
gungsleitung (64) verbunden. Die Stromversorgungsleitung (64)
ist mit der Source eines n-Kanal-Transistors (38) verbunden,
und der n-Kanal-Transistor (38) ist mit seinem Gate und seinem
Drain mit einem den Stromversorgungsabschnitt (69) darstel
lenden Stromversorgungsanschluß (45) verbunden.
In entsprechender Weise sind die Ausgangsleitungen (54 und 55)
in der UND-Schaltung (68) mit ihrem jeweiligen einen Ende mit
der jeweiligen Source der p-Kanal-Transistoren (39 und 40),
die in Antwort auf das Taktsignal arbeiten, verbunden. Die
p-Kanal-Transistoren (39 und 40) sind mit ihren Drains mit
einer gemeinsamen Stromversorgungsleitung (65) verbunden. Die
Stromversorgungsleitung (65) ist mit der Source eines n-Kanal-
Transistors (42) verbunden, und der n-Kanal-Transistor (42) ist
mit seinem Gate und mit seinem Drain mit einem den Stromversor
gungsausschnitt (65) darstellenden Stromversorgungsanschluß
(46) verbunden. Der übrige Aufbau ist der gleiche wie der des
oben beschriebenen und in Fig. 1 dargestellten programmierba
ren Logikfeldes.
Fig. 3 ist ein Diagramm, das eine Welle zur Zeit des Entladens
der Produkttermleitungen in dem in Fig. 2 dargestellten program
mierbaren Logikfeld zeigt.
Nun wird der Betrieb des programmierbaren Logikfeldes gemäß der
in Fig. 2 dargestellten erfindungsgemäßen Ausführungsform be
schrieben. Der Betrieb des programmierbaren Logikfeldes ist
der gleiche wie der des in Fig. 1 dargestellten Beispiels, und
daher wird jetzt das Arbeiten der Stromversorgungsabschnitte
(69 und 70) beschrieben.
Eine Stromversorgungsspannung V DD fällt durch einen Transistorschwellwert
V TH durch mit den Stromversorgungsanschlüssen
(45 und 46) verbundenen n-Kanal-Transistoren (38 und 42) ab,
so daß eine Spannung (V DD-V TH) an die Produkttermleitungen
(57 bis 60) angelegt wird, wie dies mit Bezug auf Fig. 3
beschrieben ist. Wenn auf den Produkttermleitungen (57 bis 60)
gespeicherte Ladungen entladen werden, zeigen die Spannungen
an den Produkttermleitungen (57 bis 60), das heißt die an die
Inverter (20 bis 27) angelegten Spannungen, ein solches Antwortverhalten,
daß die angelegte Spannung zur Zeit des Ladens
(V DD-V TH) ist, wie dies durch eine Kurve b dargestellt
ist, im Vergleich zu V DD im Beispiel nach Fig. 1, wie dies
durch eine Kurve a dargestellt ist, aufgrund des Spannungs
unterschieds vor dem Entladen.
Die Entladezeit, die vergeht, bis eine Schwellenspannung
V ITH der Inverter (20 und 27) erreicht wird, wenn die angelegte
Spannung der Produkttermleitungen (57 bis 60) (V DD-V TH)
beträgt, liegt um ta früher als wenn die angelegte
Spannung V DD ist, so daß die Reaktionskennlinie verbessert
ist. Dementsprechend kann die Taktfrequenz klein gemacht werden.
Eine Stromversorgungsspannung V DD wird durch die n-Kanal-Transistoren
(38 und 42) um V TH gesenkt. Wenn die n-Kanal-Transistoren
(38 und 42) jedoch für eine längere Zeit nicht
entladen werden, steigt die Source-Spannung stufenweise von
(V DD-V TH) auf V DD an. Es gibt kein Problem, wenn das Laden
und Entladen der Produkttermleitung (57 bis 60) immer in
Antwort auf das Taktsignal wiederholt werden. Wenn keine
elektrische Verbindung von den Produkttermleitungen (57 bis
60) zu den Masseleitungen (61 bis 62) besteht, so daß kein
Entladen erfolgt, steigen die an die Produkttermleitungen
(57 bis 60) angelegten Spannungen stufenweise auf V DD.
Wenn jedoch die p-Kanal-Transistoren (31 bis 34), die als
Taktsignalgatter für die entsprechenden Produkttermleitun
gen (57 bis 60) dienen, mit einer gemeinsamen Stromversor
gung verbunden werden, werden alle Produkttermleitungen (57
bis 60) auf gleiche Spannungen aufgeladen.
Der Betrieb des Stromversorgungsabschnittes (70) auf den Aus
gangsleitungen (54 und 55) in der UND-Schaltung (68) ist der
gleiche wie oben beschrieben. Darüber hinaus erhöhen die mit
den Ausgangsleitungen (54 und 55) verbundenen Inverter (16 bis
19) eine auf (V DD-V TH) gesenkte Spannung, so daß die Spannung
in Verriegelungsschaltungen, die jeweils die Inverter (11
und 12) aufweisen, einfach gehalten wird.
Wie im Vorstehenden beschrieben ist, kann ein Takt des Taktsi
gnals kürzer gemacht werden, da gemäß der Ausführungsform der Er
findung die an die Produkttermleitungen (57 bis 60) und die Aus
gangsleitungen (54 und 55) angelegten Spannungen zum Verringern
der Entladezeiten reduziert sind. Damit kann ein Nachteil des pro
grammierbaren Logikfelds von Fig. 1, das heißt die langsame Reak
tion, bedeutend verbessert werden, so daß ein programmierbares
Logikfeld mit einer hohen Betriebsgeschwindigkeit erhalten werden
kann.
Claims (6)
1. Programmierbares Logikfeld zum Abgeben eines zuvor synchron
mit einem Taktsignal programmierten Logiksignals mit einer
Logikschaltungseinrichtung (67, 68) mit einer Mehrzahl von Ein
gangsleitungen (48 bis 53), einer Mehrzahl von Produkttermlei
tungen (57 bis 60), von denen jede sich mit den Eingangsleitun
gen (48 bis 53) schneidend vorgesehen ist, und wenigstens einer
Ausgangsleitung (54, 55), die sich mit der Mehrzahl von Produkt
termleitungen (57 bis 60) schneidend vorgesehen ist, zum Abge
ben eines logischen Produktsignals durch wie gefordert zu pro
grammierendes Verbinden von Transistoren (66, 78, 79) mit
Schnittpunkten der Mehrzahl von Eingangsleitungen (48 bis 53)
mit einer beliebigen Leitung der Mehrzahl von Produktterm
leitungen (57 bis 60) sowie zum Abgeben eines logischen Sum
mensignals durch zu programmierendes Verbinden von Transisto
ren (80, 81) mit Schnittpunkten der Mehrzahl von Produktterm
leitungen (57 bis 60) mit wenigstens einer Ausgangsleitung
(54, 55), und einer Taktsignalgattereinrichtung (31 bis 34,
39, 40), die mit der Mehrzahl von Produkttermleitungen (57 bis
60) bzw. der wenigstens einen Ausgangsleitung (54, 55) verbun
den ist und zum Leitendwerden auf das Taktsignal reagiert,
gekennzeichnet durch
eine Hochziehschaltungseinrichtung (38, 42) mit ersten und
zweiten Leitungsanschlüssen und einer Gateelektrode, wobei
der erste Leitungsanschluß und die Gateelektrode mit einem
Stromversorgungsanschluß (45, 46) verbunden sind und der
zweite Leitungsanschluß mit der Taktsignalgattereinrich
tung (31 bis 34, 39, 40) verbunden ist und wobei die Hoch
ziehschaltungseinrichtung (38, 42) auf den leitenden Zu
stand der Taktsignalgattereinrichtung (31 bis 34, 39, 40)
zum Vorladen der Mehrzahl von Produkttermleitungen (57 bis
60) und der wenigstens einen Ausgangsleitung (54, 55) auf ein
niedrigeres Potential als das Stromversorgungspotential an
sprechend ist.
2. Programmierbares Logikfeld nach Anspruch 1,
dadurch gekennzeichnet,
daß die Logikschaltungseinrichtung (67, 68) eine Schaltungs
einrichtung (67) für ein logisches Produkt mit ersten Masse
leitungen (61, 62), die zu jeder der Produkttermleitungen (57
bis 60) parallel vorgesehen sind und sich mit jeder der Ein
gangsleitungen (48 bis 53) schneiden, wobei die Transistoren
(66, 78, 79) mit wie gefordert zu programmierenden Schnittpunk
ten jeder der Eingangsleitungen (48 bis 53) mit jeder der
Produkttermleitungen (57 bis 60) bzw. ersten Masseleitungen
(61, 62) verbunden sind, und
eine Schaltungseinrichtung (68) für eine logische Summe mit
einer zweiten Masseleitung (56), die parallel zur Ausgangs
leitung (54, 55) vorgesehen ist, wobei die Transistoren (80, 81)
mit wie gefordert zu programmierenden Schnittpunkten der Pro
dukttermleitungen (57 bis 60) mit der Ausgangsleitung (54, 55)
und der zweiten Masseleitung (59) verbunden sind,
aufweist.
3. Programmierbares Logikfeld nach Anspruch 2,
dadurch gekennzeichnet,
daß die Taktsignalgattereinrichtung (31 bis 34, 39, 40) erste
Taktsignalgattereinrichtungen (31 bis 34), von denen jede je
einer der Produkttermleitungen (57 bis 60) entsprechend vor
gesehen ist und einen ersten und einen zweiten Leitungsan
schluß und eine Gateelektrode aufweist, wobei die ersten Lei
tungsanschlüsse zusammen mit der Hochziehschaltungseinrich
tung (38, 42) und die zweiten Leitungsanschlüsse mit den ent
sprechenden Produkttermleitungen (57 bis 60) verbunden sind und
wobei die ersten Taktsignalgattereinrichtungen (31 bis 34) auf
das Anlegen eines Taktsignals eines ersten Pegels an die jewei
ligen Gateelektroden zum Vorladen der entsprechenden Produkt
termleitungen (57 bis 60) ansprechend sind,
zweite Taktsignalgattereinrichtungen (35, 36), von denen jede
der jeweiligen ersten Masseleitung (61, 62) entsprechend vorge
sehen ist und einen ersten und einen zweiten Leitungsanschluß
und eine Gateelektrode aufweist, wobei die ersten Leitungsan
schlüsse mit einer der ersten Masseleitungen (61, 62) verbun
den sind und die zweiten Leitungsanschlüsse an Masse liegen
und wobei die zweiten Taktsignalgattereinrichtungen (35, 36)
auf das Anlegen eines Taktsignals eines zweiten Pegels an die
jeweiligen Gateelektroden zum Verbinden der ersten Masselei
tungen (61, 62) mit Masse ansprechend sind, dritte Taktsignal
gattereinrichtungen (39, 40), von denen jede der Ausgangslei
tung (54, 55) entsprechend vorgesehen ist und einen ersten und
einen zweiten Leitungsanschluß und eine Gateelektrode auf
weist, wobei die ersten Leitungsanschlüsse mit der Hochzieh
schaltungseinrichtung (38, 42) und die zweiten Leitungsan
schlüsse mit dem einen Ende der Ausgangsleitung (54, 55) ver
bunden sind und wobei die dritten Taktsignalgattereinrichtun
gen (39, 40) auf das Anlegen des Taktsignals des ersten Pegels
an die Gateelektroden zum Vorladen der Ausgangsleitung (54, 55)
ansprechend sind, und eine
vierte Taktsignalgattereinrichtung (41) mit einem ersten und
einem zweiten Leitungsanschluß und einer Gateelektrode, wobei
der erste Leitungsanschluß mit dem einen Ende der zweiten Mas
seleitung (58) und der zweite Leitungsanschluß mit Masse ver
bunden ist und wobei die vierte Taktsignalgattereinrichtung
(41) auf das Anlegen des Taktsignals des zweiten Pegels an die
Gateelektrode zum Verbinden der zweiten Masseleitung (56) mit
Masse ansprechend ist,
aufweist.
4. Programmierbares Logikfeld nach Anspruch 3,
dadurch gekennzeichnet,
daß die Hochziehschaltungseinrichtung (38, 42) einen ersten
Transistor (38) mit einem ersten und einem zweiten Leitungs
anschluß und einer Gateelektrode, wobei der erste Leitungsan
schluß und die Gateelektrode mit einem Stromversorgungsanschluß
(45) und der zweite Leitungsanschluß mit den miteinander ver
bundenen ersten Leitungsanschlüssen der ersten Taktsignalgatter
einrichtungen (31 bis 34) verbunden ist, und einen
zweiten Transistor (42) mit einem ersten und einem zweiten Lei
tungsanschluß und einer Gateelektrode, wobei der erste Lei
tungsanschluß und die Gateelektrode mit einem Stromversorgungs
anschluß (46) und der zweite Leitungsanschluß mit den ersten
Leitungsanschlüssen der dritten Taktsignalgattereinrichtung
(39, 40) verbunden ist,
aufweist.
5. Programmierbares Logikfeld nach einem der Ansprüche 1 bis 4,
gekennzeichnet durch
eine fünfte Taktsignalgattereinrichtung (43, 44), die mit
dem anderen Ende der Ausgangsleitung (54, 55) verbunden ist und
zum Abgeben eines Signals auf der Ausgangsleitung (54, 55) auf
das Taktsignal ansprechend ist.
6. Programmierbares Logikfeld nach einem der Ansprüche 3 bis 5,
gekennzeichnet durch
eine Verriegelungsschaltungseinrichtung (11, 12, 14, 15) zum
Speichern eines Ausgangssignals der zweiten Taktsignalgatter
einrichtung (35, 36).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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ID=17465026
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- 1988-10-12 DE DE3834760A patent/DE3834760A1/de active Granted
Patent Citations (2)
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JPH01109922A (ja) | 1989-04-26 |
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