DE2825190A1

DE2825190A1 - Programmierbare logische anordnung

Info

Publication number: DE2825190A1
Application number: DE19782825190
Authority: DE
Inventors: Maurice Cukier
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1977-06-30
Filing date: 1978-06-08
Publication date: 1979-01-04
Also published as: FR2396468B1; FR2396468A1; DE2825190C3; DE2825190B2; US4237542A; GB1558754A; JPS5413240A

Description

Anmelderin: International Business Machines |

Corporation, Armonk, N.Y. 10504

ru/bm

Programmierbare logische Anordnung

Die Erfindung betrifft eine programmierbare logische Anordnung (PLA) nach dem Oberbegriff des Anspruchs 1.

Komplexe logische Funktionen resultieren bekanntlich aus der Kombination von Grundfunktionen, die insbesondere die Funktionen UND- und ODER benutzen. Vor diesem Hintergrund und unter Ausnutzung der LSI-Schaltungstechnik, wurden neue Schaltungstypen auf den Markt gebracht, die sogenannten PLA¹s, die im wesentlichen aus Matrizen von Elementen bestehen, die die Funktionen UND und ODER erfüllen. Die einfachste derartige Schaltung besteht aus einer UND-Matrix, die aus UND-Gliedern gebildet ist und einer ODER-Matrix aus ODER-Gliedern. Die Eingänge der zu verarbeitenden Daten kommen im allgemeinen auf die UND-Matrix. Diese nimmt eine UND-Verknüpfung der Eingabedaten und deren Umkehrungen vor. Die aus dieser ersten Matrix resultierenden Terme werden dann in die ODER-Matrix eingeführt, wo sie logischen ODER-Operationen unterzogen werden. In manchen Anwendungen erhält man dann das gewünschte Ergebnis am Ausgang dieser zweiten Matrix, in anderen Anwendungen sind rückläufige Operationen erforderlich. Mit anderen Worten, die am Ausgang der ODER-Matrix erscheinende Information tnuß in den Eingang der UND-Matrix zurückgekoppelt werden. Das Endergebnis erhält man nach Ausführung eines sequentiellen Prozesses, in dem einige Schritte, die während der Ausführung des unmittelbar vorhergehenden Schrittes erzielten Ergebnisse betreffen. Um diese Funktionen zu erfüllen, ist am Ausgang der DDER-Matrix ein Pufferregister vorgesehen und die Ausgabe dieses Registers ist mit dem Eingang der UND-Matrix verbunden. Wenn die Operationen komplexer sind, müssen die Ergebnisse für die einzelnen Schritte zwischengespeichert werden, um sie zu

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-A-

anderen gegebenen Zeitpunkten wieder in die Schaltung einzuführen. Somit sind mehrere Pufferregister erforderlich und die UND-und ODER-Matrizen müssen vergrößert werden, wenn konventionelle Techniken angewandt werden.

Zum besseren Verständnis der bekannten programmierbaren logischen Schaltungen, wird auf das Buch von William N. Carr und Jack P. Mize mit dem Titel "MOS/LSI Design and Application" und insbesondere auf Kapitel 8 verwiesen. Fig. 8-4 zeigt dort die Grundelemente einer solchen Doppelmatrixanordnung, in der eine Matrix aus UND-Gliedern und die andere aus ODER-Gliedern besteht, und worin eine Rückkopplungsschleife über ein Pufferregister führt.

Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte logi sehe Anordnung (PLA) mit minimisierten OND- und ODER-Matrizen zur Ausführung komplexer logischer Funktionen zu schaffen. Die Lösung besteht insbesondere im Kennzeichen des Anspruchs

Die vorliegende Erfindung kennt die aufgezeigten Nachteile licht und ermöglicht die Verwendung von UND-Matrizen und )DER-Matrizen für komplexe Funktionen und diese Matrizen sind im wesentlichen in der Größe mit denen identisch, die für anfache Funktionen benötigt werden.

.usführungsbeispiele der Erfindung sind in den beigefügten eichnungen dargestellt und werden anschließend näher beschrie-)en.

Ss zeigen:

ig. 1 in Blockdiagrammen herkömmliche programmierbare ind 2 logische Schaltungen,

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Pig. 3 in einem Blockdiagramm die vorliegende Erfindung,

jFig. 4 in einem Blockdiagramm eine zur Illustration der Erfindung ausgewählte Anwendung,

Fig. 5 ein Ausführungsbeispiel des in Fig. 4 gezeigten Gerätes bei Anwendung der bisherigen Technik und

Fign. 6 Ausführungsbeispiele des in Fig. 4 gezeigten und 7 Gerätes.

Fig. 1 zeigt die wesentlichen Elemente einer programmierbaren logischen Schaltungsanordnung mit Rückkopplung, nämlich eine ÜND-Matrix AM aus UND-Gliedern, die die logischen Eingangssignale am Eingang E empfängt. Die Ausgaben der Matrix AM werden in die Matrix OM eingespeist, die aus ODER-Gliedern besteht. Die die gewünschten Ergebnisse darstellenden digitalen Daten, werden am Ausgang der OM-Matrix entweder direkt oder über ein paralleles Ein- und Ausleitungsregister Rg abgenommen. Dieses Register dient ganz oder teilweise zum Speichern der Daten, die über eine Rückkopplungsschleife wieder in die Matrix AM eingeleitet werden sollen. Taktsignale (H) und in bestimmten Fällen auch Rückstellsignale (R), werden außerdem zum Steuern der Operationen geliefert.

Mit diesem Schema kann man ein Gerät implementieren, das die sequentiellen und rückläufigen Operationen ausführen soll, durch die der im Register Rg während eines Operationsschrittes gespeicherte Inhalt im folgenden Schritt benutzt wird.

Für komplexere logische Funktionen braucht man mehrere Pufferregister, so daß die Daten in der Rückkopplungsschleife während der Operation modifiziert werden können. Wenn man

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z.B. das von der OM-Matrix während eines vorhergehenden und vorgegebenen Taktzyklus gelieferte Ergebnis unter bestimmten logischen Bedingungen in die Rückkopplungsschleife einführen viii, so braucht man im Vergleich zu Fig. 1 mehrere Register, l.h. soviele Register Rg, wie im sequentiellen Operationsprozeß für die Ausführung der gewünschten komplexen logischen Funktion verschiedene Datenelemente gespeichert werden nüssen. Die Anzahl der UND-Matrizen und ODER-Matrizen muß je-3och multipliziert werden, d.h. sie müssen beträchtlich größer werden. Die Vergrößerung der AM-Matrizen und OM-Matrizen Lst annähernd gleich dem Quadrat der Register, wie es in Fig. jezeigt ist.

:?ig. 2 zeigt eine programmierbare logische Schaltungsanordnung herkömmlicher Technik mit zwei Pufferregistern. Hier Wurde die UND-Matrix und die ODER-Matrix vergrößert. Der Eingang E empfängt Daten- und/oder Steuerinformation, die die beiden ÜND-Matrizen AM1 und AM2 speist. Die Ausgangssignale der Matrizen AM1 und AM2 werden auf die Eingänge der ODER-Matrizen OM1 bzw. OM2 gegeben, die eine Rückkopplungsschleife über die Pufferregister Rg1 oder Rg2 speisen. Die Ausgänge S der Schaltung werden von diesen Registern abgenommen. Die Matrizen AM 1 und AM2 können zu einer Matrix susammengekoppelt werden, die dann ungefähr viermal so groß wäre, wie jede einzelne Matrix. Dasselbe gilt für die Matrit-2en OM1 und 0M2. Nach Darstellung in Fig. 2 enthalten die Matrizen AM1, AM2, OM1, OM2 unbenutzte Zonen, die trotzdem existieren. Dadurch erklärt sich der Größenzuwachs dieser Matrizen bezogen auf die Anzahl der Register. Die Existenz dieser Zonen erklärt sich aus der Beschreibung der Fig. 5.

:)ie Zunahme der Anzahl von Schaltungen hat Rückwirkungen :iicht nur auf den Preis des so implementierten Gerätes, sondern auch auf das entsprechend steigende Volumen und das im

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ι - 7 -

■wesentlichen, weil die Eingangs/Ausgangsstifte und die Verbindungsleitungen zwischen den Elementen der benutzten integrierten Schaltungen zunehmen.

Zur Überwindung dieser Nachteile wird daher das in Fig. 3 gezeigte Gerät vorgeschlagen. Diese Fig. zeigt die Matrizen !AM und OM, die mit den in Fig. 1 gezeigten ähnlich sind. Hier !ist jedoch eine OM-Matrix mit einer Adreßzone AD vorgesehen, 'die eine Ausgabe mit der sogenannten Adreßinformation liefert. jMit dieser Ausgabe werden die verschiedenen Wortpositionen ^:(die im gewählten Beispiel in Zeilen angeordnet sind), einer iRandomspeichermatrix MEM über eine Decodierschaltung DECODE JMEM angesteuert. Diese programmierbare logische Schaltung !hat daher so viele parallel geschaltete Register, ähnlich jdem Register Rg, wie es Zeilen im Speicher MEM gibt. Die {Anzahl der Zeilen ist eine Funktion der Anzahl der Zwischenispeicheroperationen für die Ausführung der komplexen logischen Funktion, für die die programmierbare logische Schalbung (PLA) konzipiert wurde. Der· Eingang E des Elementes smpfängt die Datenbits und/oder die Statussteuerbits, die weiter definiert werden.

Die Darstellung in Fig. 3 ist natürlich stark schematisiert and die erwähnte komplexe logische Funktion kann tatsächlich aus der Kombination mehrerer einfacher oder komplexer Funktionen resultieren, wie noch an einem Beispiel gezeigt wird.

pie Erfindung wird anschließend anhand eines Digitalzeitgebers Erklärt. Dieser Zeitgeber besteht aus einem Modulo-16-Binärsähler (C), der durch ein Signal (H) getaktet wird und dessen Inhalt man auf Anforderung in einem Register Z„ anzeigen cann. Nach Darstellung in Fig. 4 wird der Betriebszustand des Zeitgebers durch eine Decodierschaltung DEC gesteuert, leren Eingang zwei Statussteuerbits ST1 und ST2 empfängt.

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Die Kombination dieser beiden Bits definiert die an den Zeitgeber gegebene Reihenfolge gemäß der nachstehenden Tabelle I.

Tabelle I

ST1	ST2	Operation
O	O	Taktgeber betätigen (Zähler) (Z1)
O	1	übertragung des Zahlerinhaltes nach Z2
1	O	Rückführung des Inhaltes von Z1
1 ■ .	1	Rückführung des Inhaltes von Z2

Da der Zähler im Modulo-16-Betrieb läuft, muß er von 0 bis 15 Ln Dezimalform zählen und daher vier Binärstufen haben. Wenn
=r als Taktgeber arbeitet, bereitet jeder Operationsschritt
len folgenden Schritt vor. Wenn in einem Operationszyklus der Cnhalt einer der Stufen mit Q bezeichnet wird, kann der Inhalt eben dieser Stufe während des folgenden Zyklus daher leicht

+1

abgeleitet werden. Die Relationen zwischen Q und Q
ler folgenden Tabelle II gezeigt.

sind in

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	0	0	T	Q₃	-	9 -	O	1
	0	0	0	abelle	II	1	O
	0	1	1			I	1
	0	1	0	Qq¹	QJ¹	O	O
	1	0	1	O	O	O	1
	1	0	0	O	O	1	O
	1	1	1	O	O	I	1
	1	I	0	O	1	O	O
	0	0	1	O	1	O	1
	0	0	0	O	1	I	O
	0	1	1	O	I	1	1
	0	1	0	I	O	O	O
	1	0	1	I	O	O	1
	1	0	0	I	O	1	O
	1	1	1	I	O	1	1
	1	1	0	1	1	O	O
	Daraus resultieren	die	1	1	1	logischen
			1	1
		1	1
		O	O
	folgenden
Q₀
0
0
0
0
0
0
0
0
1
1
1
1
1
1	Beziehungen:
I
,1

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- ίο -

Q₃ ^{+ Q}o <*ΐ ^ ^ ₊ Q_o Q₁ Q^ Q₃ + Q₀ Q, Q₂ Q₃

Q₂ Q₃ ⁺ Q₀ ^Ql ^Q2 ^Q3 ^{+ Q}o ^QI ^Q2 ^Q3 ^{+ Q}o ^Ql ^Q2 ^Q3 ^Q2 ^Q3 ^{+ Q}o ^Ql <h*3 ⁺ ^Qo ^Ql Ql ^Q3 ^{+ Q}o ^Ql ^Q2 ^

^Qi ^Q2 Q₃ ^{+ Q}o ^Qi ^Q2 ^Q ₃ ^{+ Q} _o ^Qi ^Q ₂ Q₃ 07 ^Q2 Q₃"⁺ Q₀ ^Qi Ql ^Q3 ^{+ Q}o ^Qi ^Q2 Q₃"

^Qi Q₂ Q₃ ⁺ % ^Qi Q₂ Q₃ ^{+ Q}o ^Qi Q₂ Q₃ ^{+ Q} _o ^Qi ^Q ₂ ^Q ₃ ⁺ 07 Q₂" % ^{+ Q}o 07 Q₂ Q₃"⁺ Q₀ ^Qi Ql Ql^{+ Q}o ^Qi Q₂ Q₃"

[Bei der Vereinfachung der obigen Ausdrücke mit Hilfe der sogejnannten Karnaugh-Diagramme, erhält man:

Qi Q₃" ^{+ Q}l ^Q ₂ ^{+ Q}l ^Q2 ^Q3

Q₂ Q₃ ^{+ Q}2

?ig. 5 zeigt schematisch den in bisheriger PLA-Technik implemen bierten Zeitgeber. Dieses Gerät besteht aus einer UND-Matrix nit 22 Spalten, einer acht-spaltigen ODER-Matrix, einem achtstelligen Register Rg (vier Positionen für das Register Z1,

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idas normalerweise zur Zählerrückkopplungsschleife gehört und •vier Positionen für das zusätzliche Register Z2) und zehn jlnverterschaltungen I₁ bis I-j₀- Vier Spalten in der Matrix AM jsind für die Decodierschaltung DEC reserviert, die die logischen Funktionen STl · ST₂ = 1 für die oberen zehn Zeilen der Anordnung, ST₁ · ST₂ = 1 für die zehn folgenden Zeilen (Zeillen 11 bis 20) und ST₁ · ST₂ = 1 für die Zeilen 21 bis 24 !sowie ST₁ · ST₀ = 1 für die Zeilen 25 bis 28 übernimmt.

Die anderen sechzehn Spalten in der Matrix AM, die zur Matrix OM gehören und das Register Rg, werden zum Aufbau des Registers Z2 und des in Fig. 3 gezeigten Zählers Z (einschließlich des !Registers Z1) benutzt. Die Ausgänge des Registers Z1 wurden bezeichnet mit Q₀₁/ ^i i' ^21 ^un(^ ^31 ^vm^ *^"^e ^¹³⁵?«*¹¹?⁶ ^es Registers Z2 wurden bezeichnet mit Qq₂* Q-t ο» Q-O2 ^¹*¹ ^32" In entsprechender Schreibweise sind die Ausgänge der Matrix OM bezeichnet mit Q⁺ _Q], Q^, Q+], qJ] , Q^. q\\. θ£, qQ.

Die zehn oberen Zeilen in der Matrix AM, die aktiv geschaltet werden, wenn ST₁ = 0 und ST₂ = 0 ist, liefern entsprechende logische Funktionen. Beginnend mit der obersten Zeile sind diese Funktionen in der nachstehenden Tabelle III aufgeführt.

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Tabelle III

Zeile·	Funktion	.Q₃₁
1	Q₃T	• Q₃i
2	Q₂1	-Q₂T
3	Q₂i	• Q₃i • Qji · Q₂I · Q₃i
4 5	Qn	• ^Qii
6 7	οι jo O I ·—'	• Q₂i
8	Qoi	•Q₃i
9	Qoi
10	Qoi

Die linke Spalte in der Matrix OM erfüllt die ODER-Funktion auf den Leitungen7, 8, 9 und 10, die von der Matrix AM kommt. Daher liefert sie Qq₁· Die folgende Spalte, die auf den Leitungen 4, 5 und 6 genauso arbeitet, liefert Q₁]. Die dritte

+1 Spalte arbeitet auf den Leitungen 2 und 3 und liefert Q-₁. Die vierte Spalte schließlich, die auf der Leitung 1 arbeitet, liefert nur Q-..

Mit den obenerwähnten Leitungen 1 bis 10, die aktive Leitungen sind, wenn die Eingänge des Decodierers DEC beide O sind, arbeitet die Schaltungsanordnung nach den Prinzipien eines Taktgebers mit einer Rückkopplung über Z1, wie es in Tabelle I gezeigt ist.

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Die auf den Leitungen 11 bis 20 in der Matrix AM ausgeführten logischen Funktionen, die gewählt sind, wenn ST₁ = O und

₂ = 1 ist, sind mit denen auf den Leitungen 1 bis 10 identisch. Die vier rechten Spalten in der Matrix OM, erfüllen
außerdem dieselben Funktionen auf den Leitungen 11 bis 20,
wie die vier linken Spalten in der Matrix OM, auf den Leitungen 1 bis 10. Auch hieraus folgt, daß die Anordnung taktbetätigt ist, d.h. sie schaltet den Inhalt von Z1 um eine Einheit weiter, das Ergebnis wird aber in Z2 gespeichert.

Die Fig. zeigt deutlich, daß der Inhalt in Z2 durch die Schaltanordnung unverändert zurückläuft, wenn ST₁ = ST ~ = 1 ist.
Wenn aber ST₁ = 1 und ST₂ = 0 ist, wird der Inhalt in Z1
unverändert zurücklaufen gelassen.

Bei der Anwendung bekannter Techniken zur Implementierung des zur Illustration der Erfindung gewählten Zeitgebers, muß also ein relativ umfangreiche programmierbare Logik benutzt werden. Die Schaltungen werden wesentlich einfacher, wenn man die erfindungsgemäßen Techniken anwendet, wie sie in Fig. 6 gezeigt sind. In dieser Fig. bestehen die Matrizen AM und OM aus 15
Zeilen, von denen die erste nur 12 Spalten und die zweite 5
Spalten hat. Der Speicher MEM besteht aus zwei parallel geschalteten Registern Z1 und Z2. Der Decodierer DEC MEM besteht aus einem Inverter I und nur einer Adreßleitung AD. Die 10

oberen Zeilen der Matrixanordnung AM und OM, erfüllen dieselben logischen Funktionen, wie die Zeilen 1 bis 10 in Fig. 5, wenn man den Decodierteil DEC ausliest (der vier Spalten in der
UND-Matrix benutzt). Diese Funktionen ermöglichen den Betrieb des Gerätes als Zähler, wenn der Statussteuereingang STx auf Null zurückgestellt ist (ST- = 0), wobei der logische Pegel
am Eingang ST keine Rolle spielt. Wenn aber ST = 0 ist, wird auch die Adreßleitung AD auf Null zurückgestellt. Der Eingang

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ι -14- I

des Inverters I im Decodierer DEC MEM wird auf Eins gesetzt.

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per adressierte Speicherteil MEM ist daher Z1. Die Anordnung ist taktbetätigt, wobei das Register Z1 in der Rückkopplungsschleife benutzt wird. Wenn ST₂ = 1 ist, adressiert DEC MEM das Register Z2. In diesem Fall wird der Inhalt im Register Z1 der durch die Gruppe umläuft und um eine Einheit erhöht wird, in das Register Z2 übertragen. Wenn ST₁ = 1 ist, wird der Zähler gesperrt und die Daten, die in dem durch DEC MEM adressierten Register enthalten sind, durch die Anordnung umlaufen gelassen. Wie oben zu sehen ist, wird Z2 adressiert, wenn !

ι ST~ = 1 ist, um die Daten zu empfangen, die umlaufen, während bei ST₂ = O stattdessen das Register Z1 adressiert wird. In dieser Erfindung erfüllt also die in Fig. 6 gezeigte Anordnung dieselben logischen Funktionen, wie die in Fig. 4 gezeigte

Ordnung, während die erfindungsgemäße Anordnung wesentlich leiner ist.

gewählten Beispiel empfängt der Eingang E der programmierbaren Anordnung nur Statussteuereingänge. Das ist natürlich nicht bei allen Anwendungen nötig. Mit anderen Worten, der ingang E kann Daten- und /oder Steuerbits empfangen.

Qbwohl der Speicher MEM an einen herkömmlichen Randomspeicher angeglichen wurde, d.h. der Speicher wird durch bistabile Zellen mit einem Eingang gebildet, gilt der Erfindung auch für andere Speiehertypen. Insbesondere können Verriegelungsspeicher mit zwei Eingängen (J-K oder R-S-Riegel oder auch Abfrage- und Halteschaltungen) oder Verriegelungsspeicher mit drei Eingängen (RST-Riegel) gewählt werden. Daraus folgt, daß in einigen Fällen die ganze programmierbare Logikanordnung vereinfacht werden kann. Bei der Verwendung von R-S-Verriegelungen in dem zur Illustration gewählten Zeitgeber, können z.B, Z1 oder Z2 gelöscht werden, ohne daß die Daten durch die ganze Logikanordnung umlaufen gelassen werden.

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j - 15 -

JFig. 7 zeigt denselben Zeitgeber, hier besteht der Speicher MEM jedoch aus J-K-Verriegelungen mit zwei Eingängen, von denen der eine rait J und der andere mit K bezeichnet ist.

!Die Wahrheitstabelle einer J-K-Verriegelung läßt sich wie folgt ,zusammenfassen:	Eingänge	,/—t K	Inhalt	Q¹	Funktion
■	J	O	<—\ Q	1	Verriegelung auf 1 gesetzt, unab hängig vom vorhergehenden Inhalt
■	1 O	1	X	O	Verriegelung bleibt auf O, unab hängig vom früheren Inhalt
1 1	1 1	X	1 O	?Verriegelungsinhalt verändert
O O	O O	O 1	O 1	?Verriegelungsinhalt unverändert
O 1		Die auf den Zeilen der von oben nach unten numerierten Matrix Ml ausgeführten logischen Funktionen sind in der folgenden Tabelle IV zusammengefaßt.

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- 16 Tabelle IV

Zeile	Funktion	Q₃
1	ST"	Q₂-Q₃
2	sry.	Q₁ . Q₂ . Q₃
3	sr;.	O₃"
4	ST, .	Q₃
5	ST, .	%
6	ST .	Q₂
7	ST, .	Q^
8	STj .	Q₁
9	ST .	ö;
10	STj .	Q₀
11	ST .
12	ST₁ .
13	ST₂

3ie Spalten in der Matrix OM liefern die Adresse AD und die ingänge zu den J-K-Verriegelungen. Die auf diesen Spalten ausgeführten logischen Funktionen, die von links nach rechts numeriert sind, sind in der folgenden Tabelle V zusammengefaßt.

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Tabelle V

Spalte	Verriege- lungseing.	Funktion	• %	+	STj	• ^Qi	• \	• °-3
1	AD	ST₂	• ^Qi	+ + +	ST	• Q₂ • Q₂	- Q₂ • ^Q3 • Q₃	• ^Q3
2		STj	• Q₂	+	ST,	• ^Q3
3 4 5	^ κ 1 ' ^K	STj STj STj	. Q₂	+	ST₁	• ^Q3
6	Q*¹, J	STj	' ^Q3	+	ST
7	Q₂:¹, κ	ST	" ^Q3	•	ST
8	Q3¹. J	STj			ST₁
9	qV > ^K i	ST₁		ST₁

Die in Fig. 7 gezeigte Matrixanordnung besteht aus 13 Zeilen und 9 Spalten und ist daher nicht so wirksam wie die in Fig. gezeigte Anordnung. Das hängt wesentlich von der gewählten Anwendung ab. In einigen anderen Fällen sind jedoch Elemente vorteilhafter, die Speicherzellen mit mehreren Eingängen benutzen.

Die vorliegende Erfindung kann natürlich auch auf die sogenannte programmierte logische Anordnung angewandt werden, die nehr als eine UND-Matrix oder ODER-Matrix hat, wie der in äer französischen Patentanmeldung Nr. 75 34722 beschriebene PLA-Typ.

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Claims

- 1 PATENTANSPRÜCHE

Programmierbare logische Anordnung (PLA), bestehend j aus mindestens einer UND- und einer ODER-Matrix, die j über Rückkopplungspfade zur Durchführung komplexer logischer Funktionen miteinander verbunden sind und zur Zwischenspeicherung Flip-Flops oder Register aufweisen, dadurch gekennzeichnet, daß die ODER-Matrix (ON) mit einer Adreßzone (AD) versehen ist, die Adreßinformationen für die Wortpositionen einer Randomspeichermatrix (MEM) über eine Decodierschaltung (DECODE der Taste aus MEM) ansteuert.

Programmierbare logische Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß soviele parallel geschaltete Register wie Zeilen in der Randomspeichermatrix (MEM) angeordnet sind, wobei die Anzahl der Zeilen eine Funktion der Anzahl der Zwischenspeicheroperationen für die Ausführung der komplexen logischen Funktionen ist.

Programmierbare logische Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Decodierschaltung (DECODE MEM) ebenfalls aus logischen UND- und ODER-Matrizen besteht.

Programmierbare logische Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß zur Realisierung eines Zeitgebers die Randomspeichermatrix (MEM) aus zwei parallel geschalteten Registern (Z1 und Z2) besteht, daß der Decodierer (DECODE MEM) aus einem Inverter (I ) und einer Adreßleitung (AD) besteht, daß zwischen dem Statussteuereingang (ST ) und dem Dateneingang (E) eine Pegelbeziehung besteht, so daß in Abhängigkeit der Spannungspegel beider genannten

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INSPECTED

Eingänge bestimmte Adreßleitungen und damit bestimmte Speicherteile aktiviert werden.

5. Programmierbare logische Anordnung nach den Ansprüchen 3 und 4, dadurch gekennzeichnet, daß das Register (Z1) in den Rückkopplungspfad eingefügt ist und als getaktetes Register ausgeführt ist.

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