DE3921748C2 - Lese- und Programmiertreiberschaltung für eine programmierbare Speicherfeldanordnung in integrierter Schaltungstechnik - Google Patents

Description

Die Erfindung bezieht sich allgemein auf löschbare programmier­ bare Logikfeldbauelemente und insbesondere auf eine Lese- und Programmiertreiberschaltung für eine programmierbare Speicher­ feldanordnung in integrierter Schaltungstechnik (EPLDs).

Aus den US-PS'n 4 609 986 und 4 617 479 sind programmierbare Logikfeldbauelemente unter Verwendung elektrisch programmier­ barer Nur-Lese-Speicher (EPROMs) bekannt. Bei diesen bekannten EPROM-Bauelementen gibt es eine teilungsbeschränkte Zone, in der im Interesse einer optimalen Funktionsweise des Bauelements gewisse Schaltungen liegen müsen. Eine teilungsbeschränkte Zone ist ein begrenzter Ab­ schnitt des Bauelements, besetzt von den Speicherzellen und zugehöriger Schaltung, die eine physikalische Anordnung in der Nähe der Speicherzellen bedingt. Typischerweise besteht die teilungsbeschränkte Zone aus den Speicherzellen und einer kritischen Schaltung, die in der Nähe und nicht physikalisch entfernt von den Speicherzellen arbeiten muß. In typischer Ausführung müssen Lese/Programmier-Schaltungen, Architektur­ schaltungen und Makrozellen zum Verarbeiten von Logikfeldaus­ gaben in diesen teilungsbeschränkten Zonen liegen. Die Nähe ist notwendig, um die Kapazität und Leiterlänge zu reduzieren und die Operationsgschwindigkeit des Bauelements damit ent­ sprechend zu erhöhen.

Ein Maßstab für die effektive Nutzung eines EPROM-Bauelements ist die Dichte der Speicherzellen. Typischerweise ist in einem EPROM bei dessen Benutzung in der EPLD-Technologie eine Spei­ cherzellenanordnung in einem zweidimensionalen Feld vorgese­ hen, das von den zugehörigen Lese- und Programmierschaltungen begrenzt ist. Um eine höhere Dichte zu erzielen, ist bei vie­ len Bauelementen vorgesehen, daß mehrere Felder in einem ein­ zigen integrierten Halbleiterchip einbezogen sind.

Fig. 1 zeigt ein Blockdiagramm einer typischen bekannten Kon­ figuration von Zeilentreibern und Logikfeldern. Zwei Speicher­ felder 13 sind durch einen Lesetreiber 12 getrennt darge­ stellt. Jedes Speicherfeld 13 ist typischerweise als zweidi­ mensionale Matrix ausgebildet, in der die Speicherzellen in Spalten und Zeilen angeordnet sind. Die Struktur und Funktion dieser Felder sind bekannt. Der Lesetreiber 12 ist so angeord­ net, daß er auf Zeilen der Felder 13 während der Leseoperation des Speichers 13 zugreift. Ein einziger Zeilen-Lesetreiber 12 dient zum Zugriff auf die Zeilen beider Speicherfelder 13. Während des Programmierens der Felder 13 dient eine Program­ miereinrichtung zur Lieferung von Signalen an die Zeilen eines Feldes 13 zum Zwecke des Programmierens der entsprechenden Speicherzelle des Feldes 13. Ein getrennter Programmiertreiber 11 ist jedem Speicherfeld 13 des beschriebenen Standes der Technik zugeordnet.

Wie oben gesagt, liegt ein Problem bei der Konstruktion eines EPLDs in der teilungsbegrenzten Zone.

Die Schaltung gemäß Fig. 1 kombiniert bereits die Zeilentrei­ ber, welche die Zugriffsoperation während des Lesezyklus durchführen.

Fig. 2 zeigt ein genaueres Blockschaltbild des Bauelements gemäß Fig. 1. Der Zeilenlesetreiber 12 grenzt an die beiden Spei­ cherfelder 13. Jedes Speicherfeld 13 grenzt auch an einen Spaltendecodierer 16, eine Architekturschaltung 17 und Makro­ zellen 19 an. Vier Makrozellen 0-3 verarbeiten die Ausgaben vom oberen Speicherfeld 13 und vier Makrozellen 4-7 ver­ arbeiten die Ausgaben vom unteren Speicherfeld 13. Ein Adreßsignal zum Zugreifen auf das Speicherfeld 13 wird als Eingabe an die Eingangsschaltung 14 angelegt und von dort an den Adreßdecodierer 15 sowie an den Lesetreiber 12. Der Adreß­ decodierer 15 ist mit den Programmierzeilentreibern 11 und den Spaltendecodierern 16 gekoppelt. Der Adreßdecodierer 15 deco­ diert die Eingangsadreßsignale und liefert die Zeilen- und Spalteninformation für den Zugriff und das Programmieren des Speicherfeldes 13. Programmierschaltungen 11 sind so angeord­ net, daß sie mit dem entsprechenden Spaltendecodierer 16 wäh­ rend eines Programmierzyklus zusammenarbeiten.

Die Ausgaben oder Ausgänge vom Speicherfeld 13 sind mit geeig­ neten Makrozellen 19 gekoppelt und werden entsprechend dem Schaltungsaufbau der Makrozelle 19 verarbeitet. In einigen Fällen bildet oder bilden eine oder mehrere Makrozellen 19 ein Rückkopplungssignal zum Feld 13 zur Erzielung der Funktion einer Folgelogikschaltung.

Ein Ausführungsbeispiel einer bekannten Schaltung ist in Fig. 3 gezeigt, die ein Schaltbild eines Lesetreibers 61 und eines Programmiertreibers 62 ist, welche den Lese- und Programmier­ teilen der Treiber 12 und 11 gemäß Fig. 1 äquivalent sind. Diese Schaltung ist unter Verwendung der komplementären Me­ talloxidhalbleitertechnologie (CMOS) implementiert. Treiber 61 dient zum Lesen eines EPROM-Feldes 72 über eine Wortleitung 36. Der Programmiertreiber 62 dient zum Programmieren des EPROM-Feldes 72. Das Feld 72 ist sowohl mit dem Lesetreiber 61 als auch dem Programmtreiber 62 über die Wortleitung 36 gekop­ pelt. Wenn zwei Speicherfelder benutzt werden, so wäre eine zweite Gruppe aus EPROM-Feld 72 und Programmtreiber 62 mit dem Lesetreiber 61 gekoppelt. Mehrere dieser Treiber 61 und 62 wären notwendig, und zwar einer für jede Zeile der Speicher­ felder und jeder aktiviert durch ein korrespondierendes Zei­ lenadreßsignal.

Der Lesetreiber 61 besteht aus Transistoren 101, 102, 103 und 104, die in Reihe zwischen VPI und VSS liegen. Ein Gate des Transistors 104 ist mit einem Treiberaktivierungssignal ENA gekoppelt, und das Gate des Transistors 101 ist so angeordnet, daß es vom Komplementärwert des ENA-Signals angesteuert wird. Ein Lesesignal wird an das Gate der Transistoren 102 und 103 angelegt. Bei dieser speziellen bekannten Schaltung sind die Transistoren 101 und 102 p-Kanal-Transistoren und die Transi­ storen 103 und 104 sind n-Kanal-Transistoren. Die Wortleitung 36 ist mit den Drain-Elektroden der Transistoren 102 und 103 verbunden; VSS ist in dem beschriebenen Beispiel Erdpoten­ tial.

Der Programmiertreiber 62 hat zwei Programmieraktivierungssi­ gnale PGMEN1 und PGMEN2. PGMEN1 liegt an den Gate-Elektroden der Transistoren 109 und 111. Transistoren 109 und 111 sind zwischen VPI und VSS in Reihe geschaltet und arbeiten als CMOS-Treiber, wobei Transistor 109 ein p-Kanal- und 111 ein n-Kanal-Transistor ist. Die Transistoren 106, 107 und 108 liegen in Reihe zwischen VPI und Erde. Transistor 106 ist ein p-Kanal-Bauelement und Transistoren 107 und 108 sind n-Kanal- Bauelemente. PGMEN2 liegt am Gate des Transistors 107, und die Wortleitung 36 ist mit den Drain-Elektroden der Transisto­ ren 106 und 107 gekoppelt. Die Gates der Transistoren 106 und 108 sind zusammen an den Verbindungspunkt der Drain-Elektroden der Transistoren 109 und 111 angeschaltet. Mehrere Zeilen­ adreßleitungen RAx sind jeweils mit den Gate-Elektroden ihrer zugehörigen Transistoren 110 gekoppelt. Obwohl nur eine Adreß­ leitung für einen Zugriff auf eine spezielle Zeile verwendet werden kann, dienen Vielfachtransistoren in vielen bekannten Bauelementen zur Schaffung einer selektiven Steuerung während der Programmierzyklen. Alle Transistoren liegen in Reihe zwi­ schen VSS und Verbindungspunkten der Drain-Elektroden der Transistoren 109 und 111. Die Transistoren 110 sind alle n-Ka­ nal-Transistoren. Wenn diese spezielle Zeile der Matrix 72 angesteuert werden soll, müssen alle RAx-Leitungen auf hohem Potential sein, wodurch ein niedriges Potential an das Gate des Transistors 106 angelegt und der Transistor 106 leitend gemacht wird. Dadurch wird das Potential VPI auf die Wortlei­ tung 36 gelegt. Wenn diese spezielle Zeile nicht angesteuert ist, ist wenigstens eine der RAx-Leitungen auf einem niedrigen Potential, wodurch der Transistor 108 leitend ist und ein niedriges Potential auf der Wortleitung 36 liegt.

Während eines Lesemodus sind die Signalzustände wie folgt:

PGMEN1 = 0 (niedrig)
PGMEN2 = 0 (niedrig)
READ = 1 oder 0
ENA = 1
VPI = VCC (typischerweise +5 V)

Der Leseeingang ist entweder Eins oder Null, was von dem Strom-Eingangszustand des Bauelements abhängt, und wird von dem durch die Transistoren 101-104 gebildeten Inverter inver­ tiert. Von dem Lesetreiber 61 wird die Wortleitung 36 entweder auf ein hohes oder ein niedriges Potential getrieben.

Zum Programmieren des EPROM werden die folgenden Signalzustän­ de benutzt:

PGMEN1 = 0
PGMEN2 = 1
READ = X (Drei-Zustands-Hoch-Z)
ENA = 0
VPI = VPP (typischerweise +12 V)

Mit dieser Signalanordnung wird Transistor 108 leitend und gibt ein niedriges Potential auf die Wortleitung 36. Wenn jedoch die RAx-Leitungen alle Transistoren 110 leitend machen, so wird Transistor 108 gesperrt, und der Transistor 106 wird leitend, wodurch das Potential. VPI auf die Wortleitung 36 gelegt wird.

Bei diesen Vielfachfelder benutzenden bekannten Konstruktionen wurden einige Schaltungen dupliziert.

Es ist daher Aufgabe der Erfindung, durch eine weitere Verrin­ gerung der Größe der Lese- und Programmiertreiber-Schaltung die Aufnahme zusätzlicher Speicherzellen in den teilungsbegrenzten Zonen zu ermöglichen.

Die Erfindung integriert die Lese- und Programmierzeilentrei­ berschaltungen für EPLD-Bauelemente. Durch Kombination der Schaltung der Lese- und Programmiertreiber ist es möglich, die physikalische Größe der zugehörigen Schaltung in einer tei­ lungsbegrenzten Zone des Bauelements zu verringern. Der inte­ grierte Lese- und Programmiertreiber dient zur Steuerung des Zeilenadreßzugriffs des Bauelements, das mit einer Vielzahl von Speicherfeldern versehen ist.

Das erfindungsgemäße Bauelement verwendet eine CMOS-Schaltung, bei der jede Wortleitung mit dem Ausgang eines CMOS-Inverters gekoppelt ist. Die Gates der Ausgangsinverter sind an einem Knoten zusammengeschaltet. Dieser Knoten ist auch mit einem Anschlußpunkt eines anderen CMOS-Inverters gekoppelt, dessen Gate während einer Leseoperation von einem Lesesignal gesteu­ ert wird. Das Lesesignal steuert die Aktivierung dieses ande­ ren CMOS-Inverters, der daraufhin die entsprechenden Transi­ storen der Ausgangsinverter aktiviert.

Zum Programmieren dienen mehrere Programmiertransistoren, die in Reihe an den Knotenpunkt angeschaltet sind. Der Knotenpunkt wird auf einen hohen Zustand angehoben. Wenn eine angesteuerte Zeile zum Programmieren adressiert werden soll, aktivieren die Adreßsignale die Vielzahl von Programmiertransistoren und machen diese leitend, wodurch der Knotenpunkt auf einen niedri­ gen Potentialzustand heruntergezogen wird.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im folgenden wird die Erfindung anhand eines in der Zeichnung schematisch dargestellten Ausführungsbeispeils näher erläu­ tert. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm einer bekannten Organisation eines Speicherfeldes, eines Lesetreibers und Programmiertreiber;

Fig. 2 ein genaueres Blockdiagramm mit der Gesamtar­ chitektur des bekannten Bauelements unter Ein­ beziehung der Architektur gemäß Fig. 1;

Fig. 3 ein schematisches Schaltbild des bekannten Lesetreibers und Programmtreibers;

Fig. 4 ein Blockschaltbild, das die Organisation von Logikfeldern und den Lese/Programmtreiber nach der vorliegenden Erfindung zeigt;

Fig. 5 ein genaueres Blockschaltbild, das eine voll­ ständige Architektur des Bauelements unter Einbeziehung der Architektur gemäß Fig. 4 zeigt; und

Fig. 6 ein Schaltbild des Lese/Programmiertreibers bei dem bevorzugten Ausführungsbeispiel der Erfin­ dung.

Beschrieben wird eine integrierte Lese- und Programmiertrei­ berarchitektur und -schaltung zur Verwendung in einem EPLD. In der folgenden Beschreibung werden zahlreiche spezielle Einzel­ heiten angegeben, um das Verständnis für die Erfindung zu erleichtern. Es ist jedoch für den Fachmann klar, daß die Erfindung auch ohne diese speziellen Einzelheiten realisiert werden kann. In anderen Fällen sind bekannte Verfahren und Strukturen nicht im einzelnen beschrieben, um die Erfindung nicht mit unnötigen Details zu belasten.

Die Erfindung stellt eine Weiterentwicklung des bekannten Bauelements dar, das in der Beschreibungseinleitung genauer erläutert wurde.

Fig. 4 zeigt die erfindungsgemäße Architektur, bei der ein integrierter Lese- und Programmiertreiber 21 so angeordnet ist, daß er das Lesen und Programmieren des Speicherfelds 22 bewirkt. Das Speicherfeld 22 ist äquivalent dem EPROM-Spei­ cherfeld 13 der herkömmlichen Ausführung gemäß Fig. 1, ist jedoch nicht auf diese entsprechende Ausbildung beschränkt. Die beschriebene Konfiguration ist eine Verbesserung der be­ kannten Schaltung gemäß Fig. 1, und zwar dergestalt, daß die Programmier- und Lesetreiber zu einem einzigen Lese- und Pro­ grammiertreiber 21 kombiniert sind, der beide Speicherfelder 22 bedient. Dadurch wird die Größe der den Speicherfeldern 22 zugeordneten Schaltung verringert. Durch Verringerung der Größe der Lese- und Programmierschaltung in der begrenzten Zone können zusätzliche EPROM-Zellen eingebaut und die Zellen­ dichte erhöht werden. Ein anderer Gesichtspunkt bei der Kon­ struktion von EPLD-Bauelementen ist die Operationsgeschwindig­ keit der Lese- und Programmiertreiber. Generell ist nur die Geschwindigkeit der Leseschaltung von Bedeutung, da das Pro­ grammieren ein seltenes Ereignis darstellt. Die Leseoperation sollte jedoch relativ rasch abgewickelt werden können, da diese Bauelemente typischerweise in Lesemodus betrieben wer­ den. Die folgende Beschreibung zeigt, daß die Geschwindigkeit der Abwicklung der Lesefunktion bei der Erfindung zumindest ebenso hoch wie beim Stande der Technik ist, wobei jedoch der zusätzliche Vorteil einer Erhöhung der gesamten Schaltungs­ dichte erzielt wird.

Eine genauere Blockdarstellung des erfindungsgemäßen EPLD ist in Fig. 5 gezeigt. Wie in Fig. 5 zu sehen ist, liegt ein Lese- und Programmierzeilentreiber 21 zwischen zwei Speicherfeldern 22. Ein Adreßsignal wird als ein Eingangssignal an die Ein­ gangsschaltung 14a und über diese an einen Decodierer 15a angelegt. Die Eingangsschaltung 14a ist auch mit dem Leseteil des Treibers 21 gekoppelt. Der Decodierer 15a erhält ein Ein­ gangssignal und liefert eine Zeilen- und Spaltenadresse. Der Decodierer 15a ist derart mit dem Zeilentreiber 21 gekoppelt, daß er eine decodierte Adresse an den Programmierteil des Treibers 21 liefern kann. In ähnlicher Weise ist der Decodie­ rer 15a mit dem Spaltendecodierer 16a zur Entwicklung einer Spaltenadresse gekoppelt. Die Zeilenadresse wählt die Zeile und die Spaltenadresse die Spalte für einen Zugriff auf eine Zelle eines Matrixfeldes 22. Die Ausgänge der Speicherfelder sind mit Makrozellen 19a gekoppelt. Die Funktionsweise der Schaltungen 14a, 15a, 16a, 17a und 19a entspricht derjenigen der mit gleichen Bezugszeichen ohne nachgestelltes "a" be­ zeichneten Komponenten in Fig. 2. Die Programmiertreiber 11 für jedes der Speicherfelder 13 der Fig. 1 und 2 sind bei der Erfindung durch einen einzigen Programmiertreiber ersetzt. Es ist klar, daß verschiedene andere Adressier- und Decodier­ schemata bei der Realisierung der Erfindung verwendet werden können.

Ein Teil des integrierter Lese- und Programmierzeilentreibers 21 der Erfindung ist in Fig. 6 gezeigt. Die Treiberschaltung 60 der Fig. 6 wiederholt sich für jede Zeile des Speicherfel­ des 22. Der Treiber 60 ist innerhalb der teilungsbegrenzten Zone angeordnet und benutzt die CMOS- Technologie. Von jedem Treiber 60 gehen zwei Wortleitungen 45 und 46 zu jeweils einem zugehörigen Speicherfeld, und zwar als Ausgang von entsprechenden CMOS-Invertern, die durch Transi­ storen 50 und 51 gebildet sind. Beide Transistoren 50 (50a und 50b) sind p-Kanal-Transistoren, und Transistoren 51 (51a und 51b) sind n-Kanal-Transistoren. Die Transistoren 50 und 51 jeder Gruppe liegen in Reihe zwischen VPI und VSS, welch letz­ teres im beschriebenen Ausführungsbeispiel Erdpotential ist.

Ein p-Kanal-Transistor 52 und ein n-Kanal-Transistor 56 liegen in Reihe zwischen VPIX und VSS und bilden einen CMOS-Inverter, wobei ein Knotenpunkt 44 mit den Drain-Elektroden 52 und 56 gekoppelt ist. Eine Vielzahl von n-Kanal-Transistoren 58 sind zwischen dem Knotenpunkt 44 und Erde derart angeordnet, daß sie parallel zum Transistor 56 angeordnet sind. Die Gates der Transistoren 58 sind jeweils mit Zeilen-Adressierleitungen derart gekoppelt, daß bei Adressierung der besonderen Zeile alle Transistoren 58 leitend sind, wodurch ein niedriges (Erd-)Potential an den Knotenpunkt 44 angelegt wird. Die Gates der Transistoren 52 und 56 sind so angeordnet, daß ihnen ein Leseeingangssignal RI zugeführt wird.

Funktionell sind X₁-X_m Zeilenadreßleitungen, die vom Deco­ der 15a der Fig. 5 oder von anderen zugehörigen Programmier­ schaltungen kommen können. Es ist für den Fachmann klar, daß diese Leitungen auch direkt vom Adreßbus abgeleitet werden können. Bei dem beschriebenen Ausführungsbeispiel kommen die X_i-Eingänge vom Decodierer 15a. Wie bei dem beschriebenen Ausführungsbeispiel vorgesehen, ist der innerhalb des gestri­ chelten Blocks dargestellte Teil des Treibers 60 in der den X₁-Transistor enthaltenden teilungsbeschränkten Zonen des Bauelements angeordnet. Eine Anzahl von Transistoren 58 liegen außerhalb der teilungsbeschränkten Zone, und zwar typischer­ weise mit der zugehörigen Schaltung. Während einer Leseopera­ tion wird wenigstens einer der X₁-Eingänge auf Null gesetzt, um den Programmierzweig des Transistors 58 zu entaktivieren, so daß der Zustand des Leseeingangs RI entweder Transistor 52 oder 56 aktiviert und die Transistoren 51 oder 50 leitend werden läßt. Während des Lesebetriehs ist VPI gleich VCC.

Zum Programmieren wird RI auf einen niedrigen Wert gesetzt, um Transistor 52 zu aktivieren und dadurch VPIX auf das Potential des Knotenpunkts 44 zu legen. Wenn diese spezielle Zeile pro­ grammiert werden soll, wird X₁-X_m auf ein hohes Potential gesetzt, wodurch alle Transistoren 58 dieser Zeile leitend geschaltet werden. Dadurch sinkt das Potential des Knoten­ punkts 44. Die Transistoren 52 und 58 wirken in einem solchen Verhältnis, daß eine längere Zeit zur Aktivierung der Transi­ storen 50 zur Verfügung stehen kann. Dies liegt daran, daß der Knotenpunkt 44 sehr nahe an Erde gebracht werden muß, damit die Transistoren leitend werden und VPI an Wortleitungen 45 und 46 angelegt wird. VPI ist im Programmierbetrieb gleich VPP. Obwohl der Programmierzyklus eine etwas längere Zeit brauchen kann als bei der bekannten Schaltung gemäß Fig. 3, ist der vor allem entscheidende Lesezyklus zeitlich nicht beeinflußt. Wie jedoch zu erkennen ist, ist die physikalische Größe der Lese- und Programmierschaltung in der teilungsbe­ grenzten Zone wesentlich reduziert.

Es ist auch erkennbar, daß bei Ansteuerung der Zeile die Spal­ tensignale die gewünschte Speicherzelle aus der angesteuerten Zeile auswählen. Außerdem kann die zuvor beschriebene Program­ miersequenz auch während der Verifizierzyklen verwendet wer­ den.

Claims (8)

1. Lese- und Programmiertreiberschaltung für eine program­ mierbare Speicherfeldanordnung in integrierter Schaltungstech­ nik, dadurch gekennzeichnet,
daß eine Wortleitung (45, 46) des Speicherfeldes (22) von einem Ausgangstreiber (50, 51) angesteuert ist, der mit einem Knotenpunkt (44) derart gekoppelt ist, daß ein an dem Knoten­ punkt anstehendes Potential den Betrieb des Ausgangstreibers (50, 51) steuert,
daß ein erster Transistor (52) zwischen dem Knotenpunkt (44) und einer Stromquelle (VPIX) angeordnet ist,
daß ein zweiter Transistor (56) zwischen dem Knotenpunkt (44) und einer Rückleitung (VSS) der Stromquelle angeordnet ist,
daß einer der ersten und zweiten Transistoren (52, 56) von einem an seinem Gate anstehenden Lesesteuersignal (RI) während einer Leseoperation aktivierbar ist,
daß mehrere Programmiertransistoren (58) zwischen dem Knotenpunkt und der Rückleitung in Reihe liegen und durch an ihre Gates angelegte Programmiersteuersignale aktivierbar sind, und
daß der erste Transistor (52) während des Programmierens aktiviert ist und mit den Programmiertransistoren (58) zur Steuerung des Ausgangssignals des Ausgangstreibers (50, 51) zusammenwirkt.

2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangstreiber aus einem CMOS-Inverter-Transistorpaar (50, 51) besteht.

3. Treiberschaltung nach Anspruch 2, dadurch gekennzeichnet, daß ein zweites CMOS-Inverter-Transistorpaar (52, 56) mit dem Knotenpunkt (44) gekoppelt ist.

4. Treiberschaltung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß die ersten und zweiten Transistoren (52, 56) als CMOS-Inverterpaar ausgebildet sind, wobei das Gate jedes der ersten und zweiten Transistoren (52, 56) mit dem Lesesteuersignal (RI) beaufschlagbar ist.

5. Treiberschaltung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß die Programmiertransistoren (58) so angeordnet sind, daß nur einer in einer teilungsbeschränkten Zone (60) eines EPROM-Feldes angeordnet ist.

6. Treiberschaltung nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die programmierbare Speicherfeldan­ ordnung aus mehreren elektrisch programmierbaren Nur-Lese- Speicherfeldern (EPROM) besteht, von denen jedes als Matrix in Zeilen- und Spaltenanordnung vorgesehen und mittels Zeilen- und Spaltenadreßsignalen zugreifbar ist.

7. Treiberschaltung nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß mehrere Ausgangsinverter (50a, 51a; 50b, 51b) vorgesehen sind, die in Abhängigkeit von dem Poten­ tial am Knotenpunkt (44) gesteuert sind und eine ihnen jeweils zugeordnete Wortleitung (45; 46) treiben, daß die ersten und zweiten Transistoren (52, 56) mit ihren Gates derart angeord­ net sind, daß sie während eines Lesezyklus ein Leseaktivie­ rungssignal erhalten, aufgrund dessen einer der ersten und zweiten Transistoren (52 oder 56) das Potential auf dem Kno­ tenpunkt (44) zum Aussteuern der Ausgangsinverter bestimmt, und daß das Gate jedes der in Reihe geschalteten Programmier­ transistoren (58) mit dem Programmiersignal selektiv beauf­ schlagbar ist, wobei durch Aktivierung aller Programmiersigna­ le die in Reihe geschalteten Programmiertransistoren (58) während eines Programmierzyklus leitend gemacht werden, und wobei die Anordnung so getroffen ist, daß die Ausgangsinverter (50a, 51a; 50b, 51b) während des Lesezyklus ein erstes Aus­ gangspotential (VCC) und dessen Gegenpotential (VSS) und wäh­ rend des Programmierzyklus ein zweites Ausgangspotential (VPP) und dessen Gegenpotential erzeugen.

8. Lese- und Programmiertreiberschaltung zum Treiben der Wortleitungen eines CMOS-löschbaren und programmierbaren Lo­ gikbauelements mit zwei Speicherfeldern, insbesondere nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß ein erster Ausgangsinverter zwei Transistoren (50a, 51a) aufweist, von denen ein als p-Kanal-Transistor (50a) ausgebildeter er­ ster Transistor mit der Source-Elektrode an eine erste Strom­ quelle (VPI), mit der Drain-Elektrode an eine erste Wortlei­ tung (45) und mit der Gate-Elektrode an einen Knotenpunkt (44) angeschaltet ist und ein erster n-Kanal-Transistor (51a) mit der Source-Elektrode an die Stromquellenrückleitung, mit der Drain-Elektrode an die erste Wortleitung (45) und mit der Gate-Elektrode an den Knotenpunkt (44) angeschaltet ist, so daß ein Potential an dem Knotenpunkt (44) den ersten Ausgangs­ inverter (50a, 51a) steuert, daß ein zweiter Ausgangsinverter ein zweites Transistorpaar (50b, 51b) mit einem zweiten p-Ka­ nal-Transistor (50b) und einem zweiten n-Kanal-Transistor (51b) aufweist, wobei der zweite p-Kanal-Transistor (50b) Source-seitig mit der ersten Stromquelle (VPI), Drain-seitig mit einer zweiten Wortleitung (46) und Gate-seitig mit dem Knotenpunkt (44) verbunden ist und ein zweiter n-Kanal-Transi­ stor (51b) Source-seitig mit der Stromquellenrückleitung, Drain-seitig mit der zweiten Wortleitung (46) und Gate-seitig mit dem Knotenpunkt (44) derart gekoppelt ist, daß das Poten­ tial an dem Knotenpunkt (44) den zweiten Ausgangsinverter (50b, 51b) steuert, daß ein dritter p-Kanal-Transistor Source- seitig mit einer zweiten Stromquelle (VPX), Drain-seitig mit dem Knotenpunkt (44) und Gate-seitig mit einer Lesesignallei­ tung (41) gekoppelt ist, daß ein dritter n-Kanal-Transistor (56) Source-seitig mit der Stromquellenrückleitung (VSS), Drain-seitig mit dem Knotenpunkt (44) und Gate-seitig mit der Lese-Signalleitung (41) gekoppelt ist, wobei das Lesesignal (RI) entweder den dritten n-Kanal-Transistor (52) oder den dritten p-Kanal-Transistor (56) zur Steuerung des Potentials an dem Knotenpunkt während eines Lesezyklus aktiviert, und daß mehrere n-Kanal-Programmiertransistoren (58) zwischen dem Knotenpunkt (44) und der Rückleitung in Reihe und parallel zum dritten n-Kanal-Transistor (56) geschaltet sind, wobei während eines Programmierzyklus der dritte p-Kanal-Transistor (52) aktiviert und der dritte n-Kanal-Transistor (56) entaktiviert ist, so daß die Programmiertransistoren (58) das Potential auf dem Knotenpunkt (44) steuern.