DE69332857T2

DE69332857T2 - Halbleitervorrichtung.

Info

Publication number: DE69332857T2
Application number: DE69332857T
Authority: DE
Inventors: Tadashi Shibata; Tadahiro Ohmi
Original assignee: Shibata Tadashi Sendai
Current assignee: Shibata Tadashi Sendai
Priority date: 1992-07-29
Filing date: 1993-07-29
Publication date: 2004-02-05
Anticipated expiration: 2013-07-30
Also published as: DE69332857D1; EP0653793A1; WO1994003929A1; EP0653793B1; US5521858A; EP0653793A4; JPH0653431A; JP3421365B2

Description

Fachgebiet
Die vorliegenden Erfindung betrifft eine Halbleiteranordnung und stellt im Besonderen einen integrierten Halbleiter-Schaltkreis hoher Leistungsfähigkeit vor, welcher in der Lage ist, die Werte einer großen Anzahl eingegebener Daten mit hoher Geschwindigkeit bei Benutzung von Hardware zu vergleichen.
Stand der Technik
Auf dem Gebiet der Datenverarbeitung oder der automatischen Steuerung sind der Vergleich von Daten, die als numerische Werte ausgedrückt vorliegen, und die Klassifizierung der Werten dieser Daten von größter Bedeutung.
Diese Bearbeitungsverfahren umfassen zum Beispiel die Bestimmung der größeren von zwei Zahlen, die Auswahl von Daten, welche einen Maximalwert aufweisen, aus einer Vielzahl von Eingabedaten oder die Eingruppierung einer großen Anzahl von Daten nach ihrer Größe und ihrem numerischen Wert, d. h. deren Sortierung, usw.
Derartige Bearbeitungsverfahren können unter Verwendung eines Standardrechners durchgeführt werden. Um jedoch eine große Anzahl von Rechenvorgängen auszuführen zu können, ist eine lange Zeitspanne erforderlich, und es ist demzufolge sehr schwierig, einen solchen zu benutzen, wenn eine Steuerung in Echtzeit erfolgen soll. Insbesondere ist im Fall der Anwendung zur Steuerung von Robotern oder dergl. der Einbau in die Roboter erforderlich, so dass der Wunsch nach der Realisierung in der Form eines kleinen LSI-Chips aufgekommen ist.
Bei Verwendung eines Mikroprozessors war ein enormer Aufwand an Zeit erforderlich, als der Versuch unternommen worden ist, ihn zu programmieren, so dass seine Anwendung im Wesentlichen unmöglich war. Es wurden Forschungsund Entwicklungsarbeiten durchgeführt, um eine Schaltung zu entwickeln, welche einen direkten Größenvergleich mittels Hardware durchführt. Für die Verwirklichung einer derartigen Schaltung ist jedoch eine große Anzahl von Bauelementen erforderlich, und weil die Berechnungen über eine ganze Anzahl von Schaltungsstufen erfolgen, ist eine hohe Integrationsdichte, welche kleine Abmessungen bietet und imstande ist, Berechnungen mit hoher Geschwindigkeit auszuführen, bislang noch nicht verwirklicht worden.
Ein Gegenstand der vorliegenden Erfindung besteht darin, eine Halbleiteranordnung zur Verfügung zu stellen, welche in der Lage ist, Berechnungen für den Größenvergleich einer Vielzahl von Daten mit einer hohen Geschwindigkeit unter der Verwendung einer einfachen Schaltungstechnik durchzuführen.
Ein CMOS-Inverter, welcher NMOS- und PMOS-Tranistoren mit einem gemeinsamen schwebenden Gate (Neuron-MOS-Transistoren) aufweist, wird im JP-A-3006679 beschrieben.
Offenbarung der Erfindung
Die Halbleiteranordnung gemäß der vorliegenden Erfindung wird in Anspruch 1 definiert.
Eine Schaltung vom Typ "Alles-für-den-Gewinner", welche Rückkopplung anwendet, wird in Electronics Letters, Bd. 27, Nr. 11, 23. Mai 1991, Seiten 957-958 beschrieben.
Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert.
Kurze Beschreibung der Zeichnungen
1(a) ist ein Schaltbild, welches ein erstes Beispiel darstellt, das für das Verständnis der vorliegenden Erfindung nützlich ist. 1(b) ist ein modifiziertes Beispiel unter Verwendung eines CMOS-Schalters, und 1(c) ist ein modifiziertes Beispiel unter Verwendung eines Drei-Bit-Digitalsignals an Stelle des Analogsignals V_b.
2(a) zeigt im Schnitt den Aufbau eines Beispiels für einen eingangsseitigen nleitenden vMOS-Transistor (N-vMOS), und 2(b) ist davon ein vereinfachtes Schaltbild für den Zweck der Analyse der Funktionsweise des vMOS.
3(a) ist ein Schaltbild, welches eine erste Ausführungsform der vorliegenden Erfindung zeigt. 3(b) ist eine grafische Darstellung, welche das Eingabesignal zeigt, wie es geradlinig von 0 V auf 5 V (V_DD) über die Zeit ansteigt. 3(c) ist ein Schaltbild, welches ein modifiziertes Beispiel der ersten Ausführungsform darstellt.
3(d) ist eine grafische Darstellung der damit erhaltenen Wellenform des Ausgangssignals. 3(e) ist ein Schaltbild, welches ein weiteres modifiziertes Beispiel der ersten Ausführungsform zeigt. 3(f) zeigt das Ausgangssignal als V_R, und 3(g) zeigt ein weiteres modifiziertes Beispiel.
4(a) ist eine Mikrofotografie des integrierten Schaltkreises, welcher auf experimentellem Weg auf einem Siliziumsubstrat hergestellt wurde, wobei eine Schaltung vom Typ "Alles-für-den-Gewinner" entsprechend der vorliegenden Erfindung mittels CMOS und Zweischicht-Polysilizium-Verfahren verwirklicht wurde, und 4(b) zeigt dessen experimentelle Ergebnisse.
5 ist ein Schaltbild, welches eine zweite Ausführungsform der vorliegenden Erfindung darstellt.
6(a) ist ein Schaltbild, welches eine dritte Ausführungsform der vorliegenden Erfindung zeigt, und 6(b) ist ein Schaltbild, welches eine vierte Ausführungsform der vorliegenden Erfindung zeigt.
7 zeigt ein Beispiel, in welchem die Schaltung von 6(a) auf einem Silizium-Chip mittels eines Zwei-Niveau-Polysilizium-CMOS-Verfahrens realisiert wurde.
8 ist ein Schaltbild, welches eine fünfte Ausführungsform der vorliegenden Erfindung zeigt. 9 ist eine Schaltbild, welches eine sechste Ausführungsform der vorliegenden Erfindung zeigt. (Beschreibung der Bezugszahlen)
101 n-leitender Neuron-MOS-Transistor
102 p-leitender Neuron-MOS-Transistor
104 Schwebendes Gate
105,106 Eingangs-Gates
107,108,109 Gemeinsame Inverter-Schaltkreise
110,111 NMOS-Transistoren
Beste Art der Ausführung der Erfindung
Die vorliegende Erfindung soll nachfolgend anhand von Beispielen ausführlich erläutert werden. Natürlich ist die vorliegende Erfindung in keiner Weise auf die beschriebenen Ausführungsformen beschränkt, sondern sie wird allein durch die beigefügten Ansprüche genau festgelegt.
Die vorliegende Erfindung soll nun anhand des Schaltbildes von 1(a) erläutert werden.
In dieser Abbildung bezeichnen die Bezugszahlen 101 und 102 einen n-leitende Neuron-MOS-Transistor bzw. einen p-leitenden Neuron-MOS-Transistor. Der Neuron-MOS-Transistor ist ein Transistor, welcher auf die gleiche Art und Weise wie die Neuronen funktioniert, welche in den Nervenzellen enthalten sind, die das Gehirn ausmachen. Diese sind Transistoren vom MOS-Typ, welche auf einem völlig neuartigen Konzept beruhen, welches erfunden wurde, um einen Neuronen-Computer zu verwirklichen (Erfinder: Tadashi SHIBATA, Tadahiro OHMI; japanische Patentanmeldung, erste Veröffentlichung, Offenlegungs-Nr. Hei 3- 6679, (JP-A-300 6679)). Hier sollen im weiteren Verlauf derartige Transistoren mit "vMOS" abgekürzt werden.
Diese vMOS sind Transistoren, welche eine äußerst hohe Leistungsfähigkeit besitzen, und die vorliegende Erfindung zeichnet sich stark durch die Verwendung derartiger vMOS als deren grundlegenden Bauelemente aus. Der Aufbau und die Funktionsweise der vMOS sollen anhand der gesondert beigefügten 2 erläutert werden.
Der n-leitende vMOS (abgekürzt mit "N-vMOS") und der p-leitende vMOS (abgekürzt mit "P-vMOS") besitzen Senken, welche wechselseitig miteinander verbunden sind und unter der Verwendung von Neuron-MOS eine Inverter-Schaltung bilden, welche eine CMOS-Struktur aufweist. Diese wird als "komplementärer vMOS-Inverter" oder abgekürzt als "C-vMOS-Inverter" bezeichnet. Die Bezugszahl 104 bezeichnet ein schwebendes Gate. Dieses ist ein Gate, das den zwei vMOS (101, 102) gemeinsam ist. Die Bezugszahlen 105 und 106 bezeichnen die Eingangs-Gates, und C₁ und C₂ stellen die kapazitiven Kopplungskoeffizienten zwischen diesen Eingangs-Gates und dem schwebenden Gate dar.
Die Bezugszahlen 107, 108 und 109 bezeichnen normale Inverter-Schaltungen, und die Bezugszahlen 110 und 111 sind NMOS-Transistoren, welche die Funktion von Schaltern ausüben.
Zwei Signalspannungen V_a und V_b werden auf den Eingang dieser Schaltung gegeben. Zum Beispiel ist V_a eine Bezugsspannung, welche die Betriebsweise der Schaltung festlegt, während V_b eine Signalspannung ist, welche frei wählbar und zeitlich veränderlich ist. Wenn bei dieser Schaltung der Wert von V_b den Spitzenwert übersteigt, welcher mittels V_a im Voraus eingegeben wird, dann wird V_aus gleich V_DD gesetzt, das heißt auf "1 ".
Dies bedeutet, dass, wenn zum Beispiel V_a ein Signal ist, das einen Temperaturwert ausdrückt, und wenn diese Temperatur einen festgelegten Wert übersteigt, dann die Größe V_aus den Wert 1 annimmt, und diese Größe könnte auf ein Alarmsystem oder dergl. gegeben werden.
Um die Funktionsweise der Schaltung in 1(a) zu erläutern, sollen zunächst der Aufbau und das Wirkungsprinzip des vMOS erläutert werden. 2(a) zeigt ein Beispiel für den Querschnittsaufbau eines n-leitenden vMOS-Transistors (NvMOS) mit 4 Eingängen. Die Bezugszahl 201 bezeichnet zum Beispiel ein Silizium-Substrat vom p-Typ, und die Bezugszahlen 202 und 203 bezeichnen eine Quelle und eine Senke, die durch N⁺-diffundierte Schichten gebildet werden. Die Bezugszahl 204 bezeichnet einen Isolationsfilm für das Gate (zum Beispiel einen SiO₂-Film), welcher sich über dem Leitungsbereich 205 zwischen der Quelle und der Senke befindet, und die Bezugszahl 206 bezeichnet eine schwebende Gate-Elektrode, welche elektrisch isoliert ist und sich potentialmäßig in einem Schwebezustand befindet. Die Bezugszahl 207 bezeichnet zum Beispiel einen Isolationsfilm aus SiO₂ oder dergl., und die Bezugszahlen 208a, 208b, 208c und 208d bezeichnen die Gate-Eingangselektroden. 2b zeigt eine vereinfachte Darstellung dieses Aufbaues für den Zweck der Analyse der Wirkungsweise dieses vMOS. Wenn, wie in dem Schaltbild dargestellt ist, die kapazitiven Kopplungskoeffizienten zwischen jedem Eingangs-Gate und dem schwebendem Gate durch C₁, C₂, C₃ und C₄ dargestellt und der kapazitive Kopplungskoeffizient zwischen dem schwebenden Gate und dem Silizium-Substrat durch Co dargestellt werden, dann ist das Potential Φ_F des schwebenden Gate durch die nachfolgende Gleichung gegeben.
ΦF = (1/Ctot)·(C1V 1 + C2V2 + C3V3 + C4V4)
mit Ctot = C0 + C1 + C2 + C3 + C4 V₁, V₂, V₃ und V₄ bezeichnen die an die Eingangs-Gates 208a, 208b, 208c bzw. 208d angelegten Spannungen, und das Potential des Silizium-Substrates ist 0 V, so dass dies auf Erde liegt.
Das Potential der Quelle 202 wird gleich 0 V gesetzt. Das bedeutet, dass die Potentiale aller Elektroden auf die Werte bezogen werden, die als Quellenstandard gemessenen werden. Wenn man so verfährt, ist der in 2 dargestellte vMOS mit einem gewöhnlichen n-leitenden MOS-Transistor identisch, wenn das schwebende Gate 206 als eine normale Gate-Elektrode betrachtet wird. Wenn das Gate-Potential Φ_F größer als ein Schwellenwert(V_TH*) wird, dann wird dann ein Elektronenkanal (n-Leitung) in dem Bereich 205 zwischen der Quelle 202 und der Senke 203 gebildet, und die Quelle und die Senke werden elektrisch miteinander verbunden. Das heißt, wenn die folgende Bedingung erfüllt ist, (1/Ctot)·(C1V1 + C2V2 + C3V3 + C4V4) > VTH*, dann wird der vMOS leitend (EIN).
Die vorangegangene Erläuterung bezieht sich auf einen n-leitenden vMOS-Transistor. Es existieren jedoch auch Bauelemente, in welchen die Quelle 202, die Senke 203, und das Substrat 201 in 2(a) alle vom Typ unterschiedlicher Leitfähigkeit sind. Das heißt, dass der vMOS so beschaffen ist, dass das Substrat vom N-Typ ist und die Quelle und Senke aus P⁺-diffundierten Schichten gebildet werden, und dieses Bauelement wird als "p-leitender MOS Transistor" (P-vMOS) bezeichnet.
Als Nächstes soll die Funktionsweise des C-vMOS-Inverters 103, welcher in 1(a) dargestellt ist, erläutert werden.
Wenn das Potential des schwebenden Gate 104 durch Φ_F ausgedrückt wird, dann ist
und wenn Φ_F die Inversionsspannung V_1* des Inverters aus der Sicht des schwebenden Gate übersteigt, das heißt, wenn die folgende Bedingung erfüllt ist:
dann tritt der Inverter 103 in einen EIN-Zustand, und der Ausgang von diesem wird invertiert (es wird jedoch vorausgesetzt, dass der Transistor 111 sich in einem EIN-Zustand befindet, und dass V_a = V_a⎕ ist). Um die Erläuterung zu vereinfachen, soll hier vorausgesetzt werden, dass die Bedingung C₀ << C₁ + C₂ gilt und dass C₀ vernachlässigt werden kann. Das heißt, es wird vorausgesetzt, dass C_tot = C₁ + C₂ ist. Natürlich ist es möglich, dass die folgende Erläuterung unverändert bliebe, selbst wenn C₀ einen Wert annähernd gleich C₁ + C₂ hätte.
In der Schaltung in 1(a) wird die Einstellung so ausgeführt, dass zum Beispiel C₁ = C₂ ist.
Der Wert von V₁ wird so eingestellt, dass er zum Beispiel V_DD/2 ist, so dass, falls V_DD auf 5 V eingestellt wird, dann diese Größe den Wert 2,5 V hat. Natürlich können auch andere Werte eingestellt werden, wo dies erforderlich ist.
Unter den oben genannten Bedingungen ergeben sich aus Gleichung (2) die Bedingungen, unter denen sich der C-vMOS Inverter 103 in einem EIN-Zustand befindet, zu Va + Vb ≧ 5 [V] (3)
Nun soll beispielsweise vorausgesetzt werden, dass V_a = 2 V eingegeben wird und V_b den Wert von 0 V hat. Da die Gleichung (3) nicht erfüllt wird, befindet sich der Inverter 103 in einem AUS-Zustand, und die Ausgangsspannung V_C hat den Wert 5 V.
Folglich ist V_aus = 0 V, die Gate-Spannung des NMOS 110 ist 0 V, der Schalter befindet sich im AUS-Zustand, und die Gate-Spannung des NMOS 111 beträgt 5 V, so dass sich der Schalter im EIN-Zustand befindet.
Wenn sich der Wert von V_b über die Zeit ändert und wenn V_b ≥ 3 V, dann wird die Gleichung (3) erfüllt und der Inverter 103 wird in den EIN-Zustand versetzt und V_C beginnt, seinen Wert von 5 V bis 0 V zu verändern.
Diese Veränderung wird durch den Inverter 107 verstärkt, und V_aus ändert sich schnell von einem Wert 0 auf 1 (5 V).
Dadurch wird die Gate-Spannung des Transistors 110 zu 5 V, und der Transistor wird in den EIN-Zustand versetzt und wird leitend. Das heißt, mit Bezug auf den Inverter 103 wird eine Ausgangsspannung V_aus zum Eingangs-Gate 105 rückgekoppelt. Dies ist natürlich eine positive Rückkopplung, und die Schaltung speichert V_aus = 1. Das heißt, wenn der vMOS-Inverter 103 in den EIN-Zustand eintritt, wird automatisch eine positive Rückkopplungsschleife geschlossen, und bei Verwendung von vMOS Invertern wird eine sogenannte "Flip-Flop"-Schaltung erhalten.
Wie aus der vorangegangenen Erläuterung deutlich zu erkennen ist, legt die in 1(a) dargestellte Schaltung erst dann die Ausgangsspannung V_aus bei einem Wert 1 fest, wenn V_b einen Einstellwert (3V) übersteigt.
Durch einen derartigen einfachen Aufbau kann ein Schaltkreis verwirklicht werden, welcher einen Alarm auslöst, wenn ein Spitzenwert ermittelt wird. Darüber hinaus kann V_aus bei der Schaltersteuerung einer Lampe oder eines Summers verwendet werden. Der Alarm kann durch das Einstellen von V_b = 0 zurückgestellt werden.
Das Vorgenannte stellte die einfachste Anwendungsform dar, in welcher nur ein vMOS-Inverter 103 verwendet würde. Durch Verwendung einer größeren Anzahl von vMOS-Invertern sind jedoch Anwendungsformen auf höherem Niveau möglich. Dies soll anhand der nachfolgenden Ausführungsformen erläutert werden.
V_a wurde zum Bezugswert für die Signalspannung gemacht, welcher einen konstanten Wert hat, und V_b wurde als das zu überwachende Eingangssignal gewählt. Die Funktionsweise ist jedoch dieselbe, wenn beide vertauscht werden. Das heißt, V_b kann als konstantes Bezugssignal und V_a kann als zu überwachendes Signal genommen werden. Weiterhin ist es natürlich möglich, dass sowohl V_a als auch V_b Eingangssignale bilden, welche über die Zeit veränderlich sind. Außerdem wurden die NMOS-Transistoren als Schalter 110 und 111 verwendet. Jedoch hat der Maximalwert der Ausgangsspannung dieser Schalter, zum Beispiel V_a', den Wert V_DD – V_T _H (V_T _H ist die Schwellenspannung des NMOS 111), und wenn V_a über diesem Wert liegt, dann hat das Eingangssignal auf das erste Eingangs-Gate 105 den konstanten Wert V_DD – V_T _H.
Ein CMOS Schalter wie beispielsweisederjenige, der in 1(b) dargestellt ist, kann zum Beispiel anstatt des Transistors 111 verwendet werden, um zu gewährleisten, dass ein Wert von V_a erhalten wird, der gleich dem Wert von V_a' ist, und zu diesem Zeitpunkt, insofern als der Ausgang des Inverters 108 den Wert V_DD hat, der eine oder der andere des NMOS 112 und des PMOS 113 sich in einem EIN-Zustand befinden wird, so dass V_a immer gleich V_a' ist.
Was den Schalter 110 betrifft, so ist es natürlich selbstverständlich, dass die Verwendung des CMOS-Schalters der 1(b) der Verwendung von einem NMOS vorzuziehen ist.
Wenn die Schalttransistoren NMOS wie in 1(a) sind und wenn zum Beispiel die Bootstrap-Methode eingeführt wird, dann kann die Gate-Spannung ausreichend hoch eingestellt werden, und es kann vermieden werden, dass der Transistor begrenzt, wenn die Ausgangsspannung hoch wird. Außerdem ist der Inverter 108 nicht unbedingt erforderlich. In einem derartigen Fall kann V_aus direkt mit der Gate-Elektrode des NMOS 110 verbunden werden und das inverse Signal kann auf das Gate des NMOS 111 gegeben werden. Wenn, wie das in der Schaltung der 1(a) der Fall ist, ein Inverter 108 eingefügt wird und wenn dieser Inverter eine Verzögerungszeit r aufweist, unterliegt der Ausgang des Inverters 103 der Rückkopplung in einem ausreichend stabilen Zustand, so dass der Störabstand erhöht werden kann. Außerdem kann der Transistor 111 weggelassen werden.
In diesem Fall kann die stromtreibende Kraft des Transistors des Inverters 107 so eingestellt werden, dass diese um einen ausreichenden Betrag größer als die des Transistors der Schaltung ist, die V_a abgibt. Andererseits kann an Stelle des Transistors 111 ein Widerstand eingefügt werden, und dessen Widerstandswert kann so eingestellt werden, dass dieser um einen ausreichenden Betrag größer als der EIN-Widerstandswert des NMOS oder PMOS des Inverters 107 ist.
Weiterhin konzentrierte sich bei der Schaltung in 1(a) die Diskussion auf den Fall, in welchem für V_b als Eingangsgröße ein Analogsignal verwendet wurde. Es kann jedoch auch ein digitales Signal oder dergl. verwendet werden. 1(c) zeigt eine Ausführungsform für den Fall, in welchem ein Drei-Bit-Digitalsignal mit V_b1, V_b2, V_b3 (wobei V_b3 das Bit mit der geringsten Signifikanz ist) an Stelle des Analogsignals V_b angelegtt wird und nur der Bereich des C-vMOS-Inverters 103 abgebildet ist. Alle anderen Teile sind mit denen in 1(a) identisch. Das C₂ der 1(a) ist auf die Kondensatoren C₂', C₂'', C₂''' aufgeteilt, und die Bit-Signale werden auf die jeweiligen Eingänge gegeben. Wenn das Verhältnis C₂':C₂'':C₂''' gleich einem Verhältnis von 4:2:1 gesetzt wird, dann entspricht die folgende Gleichung der Gleichung (3): Va + 1/7·(4Vb1 + 2Vb2 + Vb 3) ≧ 5 (4) und das Eingangssignal ist ein D/A-konvertierter Wert des 3-Bit-Binärsignals.
(Ausführungsform 1)
3(a) ist ein Schaltbild, welches eine erste Ausführungsform der vorliegenden Erfindung zeigt. Diese Schaltung wird als eine "Alles-für-den-Gewinner"-Schaltung bezeichnet. Das heißt, in dieser Schaltung entsprechen die Signalausgänge V₀₁, V₀ ₂ ,..., V_0n einer Anzahl n von Eingangssignalen V₁, V₂,..., V_π, und nur derjenige Ausgang, welcher dem maximalen Eingangswert entspricht, hat den Wert "1 ", während die anderen Ausgänge alle den Wert "0" haben. Nur der "Gewinner" besitzt einen Wert "1" und behält diesen bei, während die anderen Ausgänge alle den Wert "0" haben, und dies ist auch der Grund dafür, dass diese Schaltung als eine "Alles-für-den-Gewinner-Schaltung" bezeichnet wird. Eine derartige Schaltung erfüllt eine äußerst wichtige Funktion nicht nur in neuralen Netzwerken, sondern auch in verschiedenen Typen von Bildverarbeitung.
In der Schaltung der 3(a) ist eine größere Anzahl von Schaltungsblöcken 301a, 301b,... angeordnet, die mit denen der 1(a) identisch sind. In der dieser Abbildung sind nur zwei Blöcke als Musterbeispiele dargestellt, aber dies kann, wo es notwendig wird, auf eine frei ausgewählte Anzahl ausgedehnt werden. (Es wird angenommen, dass eine Anzahl n vorhanden ist). Im Block mit der Nummer 301 bezeichnet die Bezugszahl 302 einen C-vMOS-Inverter, und die Bezugszahl 303 bezeichnet eine Eingangsklemme, an welche ein Signal V₁ angelegt wird.
Die Bezugszahl 304 bezeichnet eine Eingangsklemme für einen Steuerkode, und ein Signal V_R, das die anderen Blöcke gemeinsam haben, wird an diese angelegt.
Die Bezugszahl 305 bezeichnet einen Inverter für die Invertierung und die Verstärkung der Ausgangsspannung des vMOS-Inverters 302, und die Bezugszahl 306a bezeichnet einen Schalttransistor für das Öffnen und Schließen einer positiven Rückkopplungsschleife.
Der Unterschied zur Schaltung der 1(a) liegt in der Verwendung einer NOR-Schaltung 307 mit Mehrfach-Eingang (n-Eingang) an Stelle des Inverters 108. Die Ausgangssignale V₀₁ , V₀ ₂ ,..., V_0π aller Blöcke werden auf diese NOR-Schaltung gegeben. Der Ausgang V_n der NOR-Schaltung wird durch den Inverter 308, welcher in jeden Block eingebaut ist, umgekehrt und wird auf das Gate eines Transistors 309 gegeben, welcher dazu dient, den EIN- und den AUS-Zustand des Transistors 306 zu steuern und das V_R-Signal zu begrenzen.
Die Funktionsweise dieser Schaltung ist grundsätzlich identisch mit der Funktionsweise der Schaltung der 1(a), so dass dies ohne Weiteres verstanden werden kann.
Wenn, wie in 1(a), vorausgesetzt wird, dass im vMOS-Inverter 302 C₁ = C₂ ist, und weiterhin vorausgesetzt wird, dass die Inversionsspannung V₁, vom schwebenden Gate ausgesehen, gleich V_DD/2 ist, also gleich 5 V ist, und wenn vorausgesetzt wird, dass C₁ + C₂ = C_tot ist, dann lauten aus Gleichung (3)die Bedingungen, unter welchen der vMOS-Inverter 302 einen EIN-Zustand einnimmt, wie folgt:
V1 + VR ≧ 5 [V] (5) Die Bedingungen aus Gleichung (5) sind für alle anderen Blöcke gleich:
V1 + VR ≧ 5 [V] (i = 1, 2,..., n) 6)
Als Nächstes wird, wie zum Beispiel in 3(b), die Größe V_R als Signaleingang verwendet, welcher geradlinig von 0 V auf 5 V (V_DD) über die Zeit ansteigt. Die Größe V_R wird gemeinsam an alle Blöcke angelegt, so dass die Bedingungen der Gleichung (6) anfänglich in dem Block erfüllt sind, an den der höchste Wert von V₁ angelegt wird. Um die Erläuterung etwas leichter zu machen, soll hier vorausgesetzt werden, dass V₁ den größten Wert unter den Werten V₁, V₂,..., V_π hat und dass zum Beispiel V₁ = 3,2 V ist. Falls dies zutrifft und wenn V_R = 1,8 V ist, dann sind die Bedingungen von Gleichung (5) erfüllt, und der vMOS-Inverter 302 tritt in den EIN-Zustand ein und die Ausgangsspannung V_X1 beginnt von V_DD (5V) auf 0 V abzusinken. Diese Veränderung wird durch den Inverter 305 verstärkt, und die Ausgangsspannung V₀₁ des Inverters 305 steigt schnell von 0 V auf 5 V an.
Die Bezugszahl 307 bezeichnet eine NOR-Schaltung, welche eine Anzahl n von Eingängen hat, und in dieser Schaltung fällt die Ausgangsspannung auf den Wert 0, wenn ein beliebiger Eingang einen Wert von 1 hat. Das heißt, wenn die Ausgangsspannung V₀₁ des Blocks 301a einen Wert von 1 erreicht, wird dieser Wert ermittelt, und V_N wird auf den Wert 0 herabgesetzt. Das Ergebnis ist, dass die NMOS 306a, 306b,... in einen EIN-Zustand versetzt werden und die Rückkopplungsschleifen aller Blöcke geschlossen werden. Zu diesem Zeitpunkt werden in jedem Block die von dem Block abgegebenen Spannungen (V₀ ₁ , V₀₂ , ..., V_0n ) in unveränderter Weise in den Flip-Flops gespeichert.
Folglich wird nur der Wert von V₀₁ zu "1", und die anderen Ausgangsspannungen (V₀₂, V₀₃, ..., V_0n) haben alle einen Wert "0". Das heißt, dass nur diejenige Zelle überlebt, welche die höchsten Eingangsspannungen hat, und alle anderen den Wert "0" haben.
Auf diese Weise kann die maximale Eingangsspannung bequem ermittelt werden.
Herkömmlicherweise war es für die Realisierung von derartigen "Alles-für-den-Gewinner"-Funktionen üblich, einen Computer zu benutzen. Das heißt, nach der Umwandlung von allen Eingangssignalen von Analog- in Digitalwerte wurde der Maximalwert dadurch bestimmt, dass man einen Vergleich aller Daten durchführte.
Um den Maximalwert aus einer Anzahl von n Daten zu bestimmen, war es erforderlich, eine Anzahl n von Vergleichsoperationen auszuführen, und in dem Maße, wie die Menge an Daten anstieg, wurde auch eine äußerst große Anzahl von Berechnungen notwendig, und dies erforderte einen großen Zeitaufwand. Folglich war es unmöglich, eine Bearbeitung mit hoher Geschwindigkeit mittels eines Mikrocomputers oder dergl. auszuführen, und die Realisierung der Echtzeit-Verarbeitung für die Steuerung von Robotern oder dergl. war äußerst schwierig.
In der vorliegenden Erfindung, welche vMOS anwendet, bestimmt die Schaltung einfach durch die Ausführung eines einmaligen Durchlaufes der Lampenspannung der 3(b) automatisch den Maximalwert, so dass es möglich ist, eine Verarbeitung mit einer äußerst hohen Geschwindigkeit auszuführen. Da, wie in 3(a) dargestellt ist, die Schaltung unter Verwendung einer äußerst geringen Anzahl von Bauelementen realisiert werden kann, ist es darüber hinaus möglich, diese Schaltung auf einem kleinen Chip unterzubringen. Weiterhin ist es möglich, zusätzlich zu derartigen Alles-für-den-Gewinner-Schaltungen auch Speicher- oder Mikrocomputer-Schaltungen oder D/A- oder A/D-Konverter auf dem gleichen Chip unterzubringen, und falls ein derartiger Chip in Roboter oder dergl. eingebaut wird, ist es möglich, Informationsverarbeitung auf einem äußerst hohen Niveau und mit hoher Geschwindigkeit auszuführen, und als Ergebnis dessen wird eine derartige Schaltungstechnologie eine gewaltige Auswirkung auf die automatische Steuerungstechnologie und die Technologien für die Informationsverarbeitung haben. Ein Beispiel der zahlreichen Anwendungen von derartigen Schaltungstechnologien ist der Assoziativspeicher-Chip. Dieser soll in der vierten Ausführungsform der vorliegenden Erfindung besprochen werden, welche weiter unten beschrieben wird.
In der oben beschriebenen Ausführungsform wurde ein Lampenspannungssignal, welches geradlinig ansteigt, wie das in 3(b) dargestellt ist, als V_R verwendet. Dieses ist jedoch nicht notwendigerweise auf diesen linearen Anstieg beschränkt, und es kann jedes beliebige Signal mit einer zeitlich ansteigenden Spannung verwendet werden. Wenn beispielsweise eine Schaltung, wie sie in 3(c) dargestellt ist, verwendet wird, dann würde man eine Wellenform des Ausganges von V_R von der Art erhalten, die in 3(d) dargestellt ist. Bei dieser Schaltung wird der Kondensator C über den Widerstand R aufgeladen, und die Aufladezeit von diesem ist annähernd RC.
Wie aus 3(d) klar ersichtlich ist, wird die Änderung von V_R nach Durchlaufen des Bereichs RC gering, so dass, wenn die Eingangsspannungen V₁, V₂,..., V_n alle niedrig sind und ein Größenvergleich unter Werten mit sehr geringen Unterschieden durchgeführt wird, die Anwendung einer solchen Größe V_R genauer ist.
In 3(c) wurden R und C verwendet. Beispielsweise kann jedoch R weggelassen werden, und der EIN-Widerstand des PMOS 310 kann um einen ausreichenden Betrag größer als der EIN-Widerstand des NMOS 311 gemacht werden. Weiterhin kann, wie in 3(e) dargestellt, der Kondensator C über den NMOS 312 aufgeladen werden. Auf diese Weise nähert sich in dem Maße, wie sich V_R dem Wert V_DD nähert, der Transistor 312 dem AUS-Zustand, so dass dessen Widerstandswert ansteigt und der Anteil des Anstieges von V_R äußerst gering ist, so dass es möglich ist, Vergleiche von hoher Genauigkeit durchzuführen. Wenn zu diesem Zeitpunkt V_DD – V_TH > V_DD gesetzt wird, dann wird der Maximalwert von V_R zu V_DD.
Weiterhin kann ein Treppenkurvensignal wie beispielsweise dasjenige, das 3(f) dargestellt ist, als V_R eingegeben werden. Wenn dies geschieht, können alle Blöcke, welche sich um einen Wert im Bereich von ΔV vom maximalen. Eingangswert unterscheiden, gleichzeitig auf 1 gesetzt werden. Das heißt, in dem Fall, in welchem zwei oder mehrere Eingangsspannungen äußerst dicht nebeneinander liegen, ist es möglich, diese Blöcke gleichzeitig als "Gewinner" einzugruppieren. Dies wirkt sich in der Weise aus, dass falsche Operationen vermieden werden, welche vom Rauschen und dergl. herrühren. Indem man für ΔV einen frei gewählten Wert einsetzt, ist es möglich, eine Vielfalt an Suchbereichsparametern für den Maximalwert auszuwählen. Ein ähnlicher Effekt kann durch das Anfügen von beispielsweise einer solchen Schaltung, wie sie in 3(g) bis 3(a) dargestellt ist, an die der 3(a) erreicht werden.
Die Bezugszahl 307 bezeichnet die NOR-Schaltung der 3(a), welche eine Anzahl n von Eingängen hat. Wenn ein beliebiger Eingang von diesen einen Wert "1" hat, fällt der Wert der Ausgangsspannung V_N auf "0". Da jedoch eine gewisse Zeitspanne in der Größenordnung der Zeitkonstanten R_fC_f dafür erforderlich ist, damit die Eingangsspannung des Inverters 313 der folgenden Stufe herabgesetzt wird, bleibt dessen Ausgangsspannung V_M auf einem Pegel "0". Das heißt, nachdem einer der Blöcke einen Wert "1" am Ausgang abgibt, ändert sich der Wert von V_M von 0 auf 1 nach dem Verstreichen einer gewissen Zeitspanne, die durch R_fC_f dargestellt wird. Dieser Wert V_M wird auf die Gates der NMOS-Transistoren 306a und 306b gegeben, und nach Durchlaufen eines einstufigen Inverters wird, wenn dieser Wert auf das Gate des Transistors 309 gegeben wird, die Rückkopplungsschleife geschlossen, und es ist möglich, V_R zu begrenzen.
Wenn zum Beispiel ein Signal von der Art des in 3(b) dargestellten Signals als V_R verwendet wird, sollte in diesem Fall der Wert von R_fC_f so eingestellt werden, dass er um einen ausreichenden Betrag kleiner als T ist. Auf diese Weise ist es möglich, diejenigen Blöcke, deren Eingangsspannungen mit Bezug auf den Maximalwert innerhalb eines Bereichs von annähernd V_DD x (R_fC_f/T) liegen, auf "1" zu setzen. Weiterhin kann jede Art von Wellenform für V_R verwendet werden. Zum Beispiel kann eine treppenförmige Wellenform von der Art der in 3(f) dargestellten Wellenform kombiniert werden. Wenn zu diesem Zeitpunkt der Wert von C_fR_f auf einen solchen Wert eingestellt wird, dass er um einen ausreichenden Betrag größer ist als die Zeitspanne, in welcher jeder Inverter invertiert, und wenn C_fR_f so eingestellt wird, dass dieser Wert kleiner als ΔT ist, so ist es möglich, genau den Maximalwert innerhalb des Bereiches von ΔV zu erhalten.
4(a) ist ein Mikrofoto eines integrierten Schaltkreises, welcher die experimentelle Ausführung einer Alles-für-den-Gewinner-Schaltung auf einem Silizium-Substrat entsprechend der vorliegenden Erfindung mittels CMOS und eines Zwei-Niveau-Polysilizium-Verfahrens darstellt. Der Inhalt davon ist identisch mit der in 3(a) dargestellten Schaltung. (Hier wird C₁:C₂ gleich 0,4:0,6 gesetzt).
Die unter Verwendung dieser Schaltung erhaltenen experimentellen Ergebnisse sind in 4(b) dargestellt. Die Ergebnisse sind von der Art, dass eine Lampenspannung wie beispielsweise diejenige, die in 3(b) dargestellt ist, als V_R verwendet wurde. Die zwei oberen Abbildungen zeigen von V_R die Potentiale V_y1, und V_y2 des Eingangs-Gate 304, während die zwei unteren Abbildungen Vor und V₀ ₂ wiedergeben. Es wurde herausgefunden, dass, wenn V_R einen Wert von 2,2 V hatte, der Block 1, auf den eine Eingangsspannung von 2,5 V gegeben wurde, auf "1" gesetzt wurde, während der Block 2, auf den 2,0 V gegeben wurden, auf "0" gesetzt wurde.
In anderen Blöcken wurde die Eingangsspannung auf 2 V oder darunter eingestellt, und es wurde ein Experiment durchgeführt. Die Tatsache, dass die Ausgangsspannung V_Y1 einen Maximalwert von 3,5 V nicht überstieg, war auf ein Absinken der Spannung der Schwellenwertkomponente als Folge des NMOS- Transistors 306a zurückzuführen, so dass zum Beispiel dann, wenn ein CMOS-Schalter von der Art, wie er in 1(b) dargestellt ist, verwendet wird, eine Ausgangsspannung von 5 V erreichbar gewesen wäre. Anhand des Vorangegangenen wurde festgestellt, dass die Ergebnisse, welche beabsichtigt waren, auch erreicht wurden.
In der vorangegangenen Ausführungsform wurde V_R immer nur an ein Gate in jedem Inverter angelegt. Das Eingangs-Gate 304 kann jedoch in 2 oder 3 Gates unterteilt sein, und es können getrennte Signale an jedes Gate angelegt werden. Das heißt, es kann eine Gleichspannung an das eine Gate angelegt werden, und die Gate-Spannung V_R kann an ein anderes angelegt werden. Wenn man so verfährt, ist es möglich, Suchvorgänge nach dem Maximalwert innerhalb stärker eingegrenzter Bereiche vorzunehmen.
Wenn zum Beispiel das Gate 304 in C₁, C₁'', C₁''' unterteilt ist und das Verhältnis von C₁:C₁'':C₁''' auf 4:2:1 eingestellt wird, dann ist es außerdem durch Eingabe eines binären Zählersignals, das in drei Bits an jedem Gate kodiert ist, möglich, ein Treppensignal effektiv anzulegen.
(Ausführungsform 2)
5 ist ein Schaltbild, welches eine zweite Ausführungsform der vorliegenden Erfindung zeigt. Es handelt sich hierum eine Schaltung, welche die geringste Eingangsspannung unter einer ganzen Gruppe von Eingangsspannungen V₁, V₂, ..., V_n herausfinden soll. Der Aufbau dieser Schaltung ist fast identisch mit dem der Schaltung von 3(a), und identischen Teilen sind die gleichen Bezugszahlen zugeordnet worden. Die Unterscheidungspunkte zu 3(b) bestehen darin, dass an Stelle der NOR-Schaltung 307 mit n Eingängen eine NAND-Schaltung 507, welche eine Anzahl n von Eingängen hat, verwendet wird und dass der Inverter 308 nicht benutzt wird und an seiner Stelle ein Inverter 508 eingesetzt ist. Zusätzlich wird als V_R ein Signal verwendet, welches von V_DD auf 0 V monoton abfällt.
Wenn V_R = V_DD ist, gilt Gleichung (6) in allen Blöcken (dabei wird vorausgesetzt, dass V_0i = 0 ist), und alle Werte von V_0i (i = 1 ... n) sind "1".
Dementsprechend ist V_n = 0. Wenn jedoch V_R abzufallen beginnt, führt der Inverter in dem Block, auf welchen die kleinste Eingangsspannung gegeben wird, die Inversion durch, und der Ausgang fällt von "1" auf "0", und der Wert von V_N wechselt auf "1 ". Dementsprechend wird der Wert von "0" nur bei demjenigen Block festgehalten, welcher die kleinste Eingangsspannung aufweist, und alle anderen Blöcke sind auf einen Wert "1" festgelegt. Auf diese Art und Weise ist es möglich, die kleinste Eingangsspannung zu bestimmen.
(Ausführungsform 3)
Eine dritte Ausführungsform der vorliegenden Erfindung ist in 6(a) dargestellt. Diese Ausführungsform zeigt die Hauptbereiche des Schaltbildes eines Assoziativspeichers. Es ist möglich, einen Assoziativspeicher-Chip zu verwirklichen, welcher in der Lage ist, einen Zugriff mit hoher Geschwindigkeit mittels eines äußerst einfachen Aufbaues durchzuführen. In der Abbildung bezeichnen die Bezugszahlen 601 – 604 Speicherelemente, welche in der Lage sind, die Werte "1" oder "0" abzuspeichern. Diese können zum Beispiel Flip-Flops anwenden, welche mit den Speicherzellen eines statischen RAM identisch sind. Es können auch dynamische RAM-Speicherzellen verwendet werden, oder auch energieunabhängige Speicherzellen wie beispielsweise EPROM oder E²PROM oder dergl. können Verwendung finden. Hier werden nur vier Zellen abgebildet, um das Grundprinzip zu erklären. Es ist jedoch selbstverständlich, dass mehr Zellen verwendet werden können.
Zum Beispiel können Zellen, welche 8 Bits entsprechen, horizontal angeordnet werden, und die erforderliche Anzahl der Daten kann vertikal angeordnet werden. Weiterhin können, indem man das Einschreiben in jeden Flip-Flop durchführt, die Daten in die Datenzeile 605a und 605b gesetzt und die ausgewählten Transistoren 606a und 606b und dergl. eingeschaltet und die Daten eingefügt werden. Die Wortzeile 607 kann auf HIGH gesetzt werden, um die ausgewählten Transistoren auf den EIN-Zustand zu schalten. In der Abbildung ist jedoch die Schaltung für diesen Zweck nicht abgebildet. Dieser Typ des Einschreibens ausgewählter Daten ist eine allgemein bekannte Technologie, und da sie keine direkte Beziehung zu den Hauptkonzepten der vorliegenden Erfindung hat, wurde sie hier weggelassen, um die Erläuterung zu erleichtern.
Die Bezugszahlen 608 und 609 bezeichnen Schaltungen, die mit denen der 1(a) identisch sind, und diese bilden zusammen mit den Schaltungen wie beispielsweise 610, 611 und dergl. eine Alles-für-den-Gewinner-Schaltung wie derjenige der 3(a).
Als Nächstes soll die Funktionsweise dieser Schaltung erläutert werden. Als Erstes werden die Bezugsdaten A₂ und A₁ aus den Zeilen 612b und 612a eingegeben, und es wird ein Vergleich mit den Daten aus jeder Speicherzelle durchgeführt. Zum Beispiel wird der Vergleich zwischen A₁ und den Daten X₁ der Speicherzelle 602 in der XOR-Schaltung 613 in der Weise ausgeführt, dass das ausschließliche ODER dieser Daten herausgefunden wird. Das Ergebnis Y₁ dieser Operation wird dem schwebendem Gate 614 über den Kondensator C_a übermittelt.
Das bedeutet, dass das Potential Φ_F des schwebenden Gate des vMOS-Inverters 608 durch die folgende Gleichung gegeben ist:
ΦF = CaY1 + CbY2 + CRVR (7)
Diese ist ähnlich derjenigen im Fall des vMOS-Inverters 609. Wenn ein Signal wie beispielsweise dasjenige in 3(a) auf V_R angewendet wird, dann ist folglich derjenige Inverter, welcher den Maximalwert C_aY₁ + C_bY₂ aufweist, der erste der invertiert.
Wenn zum Beispiel der Inverter 608 den größten Wert besitzt, dann wird der Wert von V₀₁ zu "1 ". Wird dies erreicht, gibt die ODER- Schaltung 610 am Ausgang einen Wert 1 aus, und V_L wird gleich "1 ". Dadurch werden die MOS-Transistoren 615 und 616 in den EIN-Zustand versetzt, die Rückkopplungsschleife in jedem Inverter wird geschlossen, und die Ausgangswerte werden zu diesem Zeitpunkt festgehalten. Das bedeutet, der Wert von V₀₁ ist auf "1" festgelegt, und der Wert von V₀₂ ist auf 0 festgelegt. Das Potential von V₀₁ wird auf die Gates der Transistoren 606a, 606b und dergl. über die Wortzeile 607 übertragen, und diese Transistoren treten in den EIN-Zustand, so dass die Daten X₁ und X₂ der Speicherzellen 602 und 601 an die Ausgabezeilen 605a und 605b ausgegeben werden. Das bedeutet, B₁ = X₁ und B₂ = X₂.
Diese sind nun diejenigen Daten, welche am Nächsten an den Bezugsdaten der Eingänge A₁ und A₂ liegen. Der Grund dafür besteht darin, dass die XOR-Schaltung 613 einen Wert "1" nur dann ausgibt, wenn A₁ und X₂, d. h. das Bezugssignal und der Speicherinhalt, sich in Übereinstimmung befinden, und je größer die Übereinstimmung mit dem Bezugssignal ist, desto größer ist der Wert der Gleichung (7), und entsprechend diesem Sachverhalt ist es dieser Inverter, der als erster invertiert.
Wie bereits weiter oben beschrieben, kann ein Assoziativspeicher mit Hilfe einer Schaltung mit einem äußerst einfachen Aufbau hergestellt werden. Als Versuche unternommen wurden, einen Assoziativspeicher unter Anwendung herkömmlicher Technologie herzustellen, war es erforderlich, alle Daten einzeln zu vergleichen, die Unterschiede zwischen ihnen zu berechnen, und den kleinsten Wert unter diesen Unterschieden zu bestimmen, so dass nicht bloß eine äußerst komplexe Schaltung erforderlich war, sondern die Berechnungen auch noch einen enormen Aufwand an Zeit in Anspruch nahmen.
Mit Hilfe der vorliegenden Erfindung ist es nicht nur möglich, dass ein Assoziativspeicher auf einem LSI-Chip untergebracht werden kann, sondern es wird auch ein Betrieb mit hoher Geschwindigkeit möglich, und es kann eine Echtzeit-Steuerung von Robotern und dergl. auf eine äußerst einfache Art und Weise durchgeführt werden.
Die Größe der Kapazität von C_a, C_b und dergl. kann so gewählt werden, dass diese Kapazitäten zum Beispiel in allen Fällen gleich sind, so dass C_a = C_b = .... Wenn dies so erfolgt, dann werden diejenigen Daten ausgelesen, bei denen die größte Anzahl von Bits eine Übereinstimmung zwischen den Bezugseingangsdaten A₁, A₂,... und den Daten X₁, X₂,... innerhalb der Speicherzellen aufweisen, so dass diejenigen Daten, welche den kleinsten Hamming-Abstand haben, unter den Daten ausgelesen werden.
Wenn andererseits die Größe von C_a, C_b und dergl. so gewählt wird, dass sie in einem solchen Verhältnis vorliegen, das den Potenzen von 2 entspricht, d. h. C_a:C_b:C_c ... = 1:2:4 ..., dann bestimmt die Schaltung die Anzahl, welche den kleinste Unterschied bezüglich der einzelnen Glieder, die im binären Format dargestellt sind, aufweist. Andererseits kann das Verhältnis frei gewählt werden, und es kann an den Daten der Bits eine Wichtung je nach dem Grad ihrer Wichtigkeit vorgenommen werden.
In dem Vorangegangen wurde, um den Sachverhalt zu vereinfachen, nur derjenige Fall erläutert, in welchem nur eines der Daten einen kleinsten Unterschied zu den Bezugsdaten besitzt. Es ist jedoch möglich, die Daten auf eine einfache Art und Weise selbst dann bequem herauszulesen, wenn zwei oder mehrere Daten vorhanden sind.
Was in einem derartigen Fall gebraucht wird, ist nicht der Schaltkreis der 6(a), sondern vielmehr eine Steuerschaltung, bei welcher, nachdem zum Beispiel ein Wert von "1" festgesetzt wurde, in dem Inverter, welcher die am dichtesten liegenden Daten aufweist, nur die Daten in den Speicherzellen in derselben Reihe wie derjenigen, bei welcher der Wert auf "1" gesetzt wurde, der Reihe nach ausgelesen werden. Zu diesem sollte eine Schaltung hinzugefügt werden, welche, wenn eine gleichzeitige Inversion auftritt, überzählige Speicherzellen für das Einschreiben eines Wertes "1" in die verschiedenen Blöcke zur Verfügung stellt, und wenn deren Signal einen Wert von "1" hat, sie ein aufeinanderfolgendes Auslesen ausführt. Eine derartige Steuerung kann auf eine einfache Art und Weise unter Verwendung herkömmlicher Technologie vorgenommen werden.
In der Schaltung der 6(a) wird normalerweise eine große Anzahl von Transistoren benötigt, um eine XOR-Schaltung aufzubauen. Wenn jedoch vMOS eingesetzt werden, ist es möglich, eine derartige Schaltung unter Verwendung von nur 4 Transistoren zu realisieren (Japanische Patent-Anmeldung, Hei 3-83152, JP-A-3083152). Dabei können herkömmliche Transistoren eingesetzt werden, jedoch ist es durch den Einsatz von vMOS-Transistoren möglich, den Gesamtaufbau zu vereinfachen.
In der Schaltung von 6(a) werden die Werte Y₁ und Y₂, welche den XOR der Bezugsdaten A₁ und A₂ darstellen, und die in den Speicherzellen 602 und 601 gespeicherten Daten X₁ und X₂ auf die Eingangs-Gates des vMOS-Inverters 608 und dergl. gegeben. Diese XOR-Schaltung 613 kann jedoch zum Beispiel durch eine XNOR-Schaltung (das Negativ der ausschließenden ODER-Schaltung) ersetzt werden. Zu diesem Zeitpunkt werden diejenigen Daten, welche den geringsten Grad an Übereinstimmung mit den Bezugsdaten aufweisen, ausgewählt. Das bedeutet, dass diejenigen Daten, welche den größten Differenzbetrag aufweisen, ausgelesen werden können.
Wie bereits weiter oben beschrieben wurde, können verschiedene Funktionen auf eine einfache Art und Weise realisiert werden. In dem Fall, in welchem für C_a, C_b, C_c,..., ein Größenverhältnis dergestalt festgelegt wird, dass diese die Werte der Potenzen von 2 besitzen, d. h. 1:2:4:8 ..., wird in dem Maße, wie die Anzahl der Bits bei den Eingangsdaten ansteigt, die Genauigkeit des Größenvergleichs vermindert. Insbesondere wird der Größenvergleich von zwei solchen Daten schwierig, bei denen nur das am wenigsten signifikante Bit abweicht. Um dieses Problems zu lösen, kann beispielsweise die vierte Ausführungsform der vorliegenden Erfindung, welche in 6(b) dargestellt ist, benutzt werden.
(Ausführungsform 4)
6(b) zeigt in schematischer Darstellung den Aufbau der Schaltung für den Fall, in welchem eine Zuordnung unter Verwendung eines Speichers erfolgt, welcher zum Beispiel eine Anzahl n von 9-Bit-Daten speichert. Von oben her beginnend werden die folgenden Daten gespeichert: (A₈, A₇, A₆,..., A₀), (B₈, B₇, B₆ ..., B₀), (C₈, C₇, C_6, ..., C₀),... (Z_8, Z₇, Z₆,..., Z₀).
Die Bezugszahlen 620, 621 bzw. 622 speichern die Daten von den größten Plätzen in 3-Bit-Einheiten. Die Bezugszahl 623a bezeichnet eine Alles-für-den-Gewinner-Schaltung, welche den größten Wert aus einer Anzahl n von Daten von A – Z bestimmt, und zwar unter Verwendung von lediglich der signifikanteren Daten der 3-Bit-Einheit. Ein Wert "1" wird nur in der Zelle festgesetzt, welche den Maximalwert des Signals V_R1 besitzt. Die Bezugszahl 624 bezeichnet eine 1-Bit-Speicherzelle, welche in der Weise funktioniert, dass sie zu diesem Zweck einen Bereiches von 0 bis 5 V überstreicht. In Wirklichkeit setzt die Zelle einen Wert von "1" durch die Anwendung einer Rückkopplung an den vMOS-Inverter wie in 6(a) fest.
Wenn ein ähnlicher Größenvergleich bezüglich der anderen, weniger signifikanten Bit-Daten gleichzeitig dergestalt durchgeführt wird, dass man V_R ₁ den Bereich von 0 bis 5 V überstreichen lässt, dann werden entsprechend den verschiedenen Größen die Werte "1" oder "0" auf den verschiedenen Positionen gespeichert. Die Bezugszahl 625 bezeichnet eine Alles-für-den-Gewinner-Schaltung, welche einen Vergleich der 3-Bit-Daten, welche gespeichert wurden, durchführt. Indem man V_R2 überstreichen lässt, wird in der Ausgabezeile 626, die den größten Daten entspricht, ein Wert "1" festgesetzt. Dadurch können die größten Daten aus einer Anzahl n von 9-Bit-Daten ermittelt und ausgegeben werden. Wenn diese Ausgabezeile zum Beispiel auf die Wortzeile 607 der 6(a) zurückgesetzt wird, dann ist es möglich, diejenigen Daten auszusortieren, die am dichtesten an den Bezugsdaten liegen.
In dieser Ausführungsform werden 3 Bits als eine Gruppe verwendet. Insofern es möglich ist, die Genauigkeit beizubehalten, kann jedoch die Anzahl der Bits erhöht werden. Weiterhin wurden Alles-für-den-Gewinner-Schaltungen, die durch zwei Signale V_R ₁ und V_R2 angesteuert werden, in zwei Stufen verwendet. Es ist natürlich möglich, dass dies gesteigert werden kann. Durch die Verwendung einer Anzahl m von Bits als eine Gruppe von Daten und durch die Kombination einer Anzahl r von Stufen der Alles-für-den-Gewinner-Schaltungen ist es möglich, einen exakten Datenvergleich einer Anzahl m^r von Bits durchzuführen.
7 zeigt ein Beispiel; in welchem die Schaltung der 6(a) auf einem Silizium-Chip durch ein 2-Niveau-Polysilizium-CMOS-Verfahren realisiert wurde. Bei diesem Test-Schaltkreis wurden 6 Flip-Flops in einer Reihe angeordnet, und davon wurden 4 Stufen verwirklicht. Es stellte sich heraus, dass die Funktion dieser Anordnung sich in Übereinstimmung mit dem Vorhaben befand.
(Ausführungsform 5)
8 ist ein Schaltbild, welches eine fünfte Ausführungsform der vorliegenden Erfindung zeigt. Es handelt sich dabei um eine Sortier-Schaltung, welcher die Daten entsprechend ihrer Größe anordnet.
Zum Beispiel wird ein im binären Format ausgedrückter Datenwert in einer Reihe von Flip-Flops 801 und 802 (hier sind für Zwecke der Erläuterung nur 2 dargestellt) gespeichert, und ein getrennter Datenwert wird in der unterer, Reihe der Flip-Flops 803 und 804 gespeichert.
Die Daten Y₁ und Y₂ von 801 und 802 werden dem schwebenden Gate 805 des vMOS-Inverters 806 über die kapazitive Kopplung der Eingangs-Gates 801' bzw. 802' übermittelt.
Ein Signal V_R wird von einem anderen Eingangs-Gate 807 auf das schwebende Gate 805 des vMOS-Inverters 806 gegeben. Das Potential Φ_F von diesem schwebenden Gate ist identisch mit dem in Gleichung (7).
Der Schaltkreis 808 ist identisch mit demjenigen, der unter Bezug auf die 1 beschrieben wurde. Wenn Φ_F den Schwellenwert des Inverters übersteigt, dann invertiert der Inverter, und zu diesem Zeitpunkt wird der Ausgang V₀₁ auf den Wert "1" festgesetzt.
Als Nächstes soll die Arbeitsweise dieser Schaltung erläutert werden
Die Bezugszahl 809 bezeichnet einen 4-Bit-Binär-Zähler. Diese Schaltung zählt aufwärts von (Z₄, Z₃, Z₂, Z₁) = (0, 0, 0, 0) bis (1, 1, 1, 1), d. h. von 0 bis 15.
Die Ausgangsspannung von diesem wird zuerst durch einen D/A-Wandler 810 in ein Analogsignal umgewandelt, und dieses wird als V_R verwendet. Indem man auf diese Weise verfährt, hat die Wellenform des Signals von V_R eine Treppenform wie beispielsweise diejenige, die in 3(f) dargestellt ist.
Es soll nun die Annahme getroffen werden, dass C_b = 2C_a, und C_R = C_a + C_b. Wenn die Inversionsspannung der Inverter 806 und 806' auf V_DD/2 (= 2,5 V) eingestellt wird, dann sind die Bedingungen, unter denen die Inverter 806 und 806' invertieren, die folgenden:
{(1/3):(5/2)·(2Y2 + Y1)] + [(1/15)·(5/2)·(8Z4 + 4Z3 + 2Z2 + Z1)] ≧ 5 .. (8)
Hier sind Y₁, Y₂, und Z₁... Z₄ binäre Signale, welche einen Wert von "0" oder "1" haben.
Der erste in Klammern eingeschlossene Ausdruck auf der linken Seite der Gleichung (8) entspricht der Größe der in jeder Speicherreihe abgespeicherten Daten, während der zweite Ausdruck dem Zählerausgang entspricht. Wenn der Zähler eine Aufwärtszählung vornimmt, ist folglich derjenige Inverter in der Reihe, in welcher die größten Daten gespeichert sind, der erste Inverter, der invertiert, so dass zum Beispiel der Wert von V₀₁ auf "1" festgesetzt wird. Andererseits bezeichnet die Bezugszahl 811 eine binäre Zählerschaltung. Zu Beginn wird sie zum Beispiel auf (P₄, P₃, P₂, P₁) = (0, 0, 0, 1) zurückgesetzt. Diese Werte werden in die in jedem Block vorhandenen 4-Bit-Speicherzellen (812, 812') mit Hilfe von vier Datenzeilen 811a (diese sind in der Abbildung durch einen einzelnen Pfeil gekennzeichnet, um die Darstellung zu vereinfachen) über die Durchgangstransistoren 812b und 812b' eingegeben. Wenn der Wert von V₀₁, V₀ ₂, ... von jeder der Serien gleich "0" ist, wird deren Ausgang durch die Inverter 812a und 812a' invertiert und an die Gate-Elektroden der Transistoren 812b und 812b' gelegt, so dass diese Transistoren in den EIN-Zustand versetzt werden. Wenn jedoch beispielsweise am Anfang der Wert von V₀₁ auf "1" gesetzt ist, dann wird der Durchgangstransistor 812b in den AUS-Zustand versetzt und der Zählerausgang 001 wird in dem 4-Bit-Speicher 812 abgespeichert. Danach bleibt der Wert von V₀₁ fortlaufend auf "1" festgesetzt, so dass sich der Transistor 812b ständig im AUS-Zustand befindet und sich die 3 Daten in dem Speicher nicht verändern. Das bedeutet, dass die 3 Block-Daten im Speicher 812 den größten Wert, und sie werden sozusagen so aufgezeichnet, dass sie an erster Stelle (001) stehen.
Wenn der Transistor 812b in den AUS-Zustand versetzt wird und die Daten des Zählers 811 eingegliedert wurden, zählt der Zähler um eine Stelle aufwärts, und es wird (P₄, P₃, P₂, P₁) = (0, 0, 1, 0), d. h. es wird gleich 2 gesetzt.
Das Aufwärtszählen des Zählers 809 läuft weiter, und in dem Maße wie V_R ansteigt, invertieren nacheinander die Inverter der Größe nach, und deren Ausgänge wechseln fortlaufend von "0" auf "1 ". Gleichzeitig damit werden die Rangfolgewerte in den 4-Bit-Speicherzellen, die zu jeder Reihe gehören, abgespeichert. Das bedeutet, dass, wenn der binäre Zähler 809 sein Aufwärtszählen von "0" bis "15" beendet, allen Daten eine Rangfolgezahl zugeordnet worden ist. Wenn die Einstellung dergestalt durchgeführt wird, dass danach der Zähler 811 zurückgesetzt wird und wiederum von "0" bis "15" zählt und wenn ein Vergleich mit den Daten der Speicher (812, 812') der zu jeder Reihe gehörigen Rangfolgezahlen durchgeführt wird und wenn die Wortzeilen 813 und 813' beim Feststellen einer vollständigen Übereinstimmung auf "1" gesetzt werden, dann werden die Daten eines jeden Speichers ihrer Größe nach in die Datenzeilen 814 und 814' ausgelesen. Hierbei ist der Schaltkreis M 815 ein Abgleich-Schaltkreis. Diese logische Schaltung gibt einen Wert "1" nur dann aus, wenn sich die Inhalte des binären Zählers 811 und des Speichers 812 in Übereinstimmung befinden.
Hier wurde eine detaillierte Erläuterung bezüglich der binären Zähler 809 und 811 und des Abgleich-Schaltkreises sowie der Steuermethoden dieser Schaltkreise gegeben. Es ist jedoch auf alle Fälle möglich, dass diese alle mittels herkömmlicher Technologie realisiert werden können.
Wenn, wie oben beschrieben, eine Alles-für-den-Gewinner-Schaltung mit vMOS verwendet wird, kann die Datensortierung, die auf herkömmliche Art einen enormen Zeitaufwand erfordert, auf eine äußerst einfache und mit hoher Geschwindigkeit erfolgende Art und Weise durchgeführt werden, und dies wird enorme Auswirkungen auf die Anwendungsfälle in der Analyse automatischer Steuerungen haben.
(Ausführungsform 6)
9 zeigt das Schaltbild einer Schaltung, welche augenblicklich die Größe von 9-Bit-Binärzahlen bestimmt und welche eine sechste Ausführungsform der vorliegenden Erfindung umfasst.
Die Bezugszahlen A₀, A₁,..., A₈ bzw. B₀, B₁,..., B₈ bezeichnen 9-Bit-Binärzahlen, und A₀ und B₀ sind dabei die am wenigsten signifikanten Bits.
Wenn in einem vMOS-Inverter wie beispielsweise dem, der in 1(c) dargestellt ist, die Anzahl der Eingangs-Gates 106"', 106" und 106' erhöht wird und derartige 9-Bit-Daten direkt auf diese gegeben werden, wie dies normalerweise der Fall ist, wird der Störabstand geringer, und dies verursacht ein Problem. Ein Beispiel für die Lösung dieses Problems stellt die vorliegende Ausführungsform dar.
Die Bezugszahl 901 bezeichnet einen Inverter, welcher mit dem Inverter 103 der 1(c) identisch ist. Es wird eine Rückkopplungsschleife gebildet, und der Block 902a bildet zusammen mit dem Block 902d als Paar eine Alles-für-den-Gewinner-Schaltung wie beispielsweise diejenige, die in 3(a) dargestellt ist. Die Blöcke 902a–902h enthalten alle die gleichen Schaltungen, so dass die Einzelheiten von diesen in der Abbildung weggelassen wurden. Die Unterschiede zur 3(a) betreffen die NOR-Schaltung 307 mit n Eingängen, indem eine NOR-Schaltung 903 mit 2 Eingängen benutzt wird, und einen Transistor 904, der für das Begrenzen von V_R1 in jedem Block verwendet wird.
Weiterhin bilden 902b und 902e, 902c und 902f, und 902g und 902h jeweils in Paaren identische Alles-für-den-Gewinner-Schaltungen. Die Verdrahtung für diesen Zweck ist jedoch identisch mit der des Paares 902a und 902d, so dass zur Vereinfachung des Schaltbildes diese Verdrahtung weggelassen wurde.
Als Erstes wird beim Ansteigen des Signals V_R1 der Ausgang des größeren in jedem Paar zu "1 ", und der Ausgang des kleineren wird "0". Das bedeutet, dass der Größenvergleich durch 3 Bits von denen mit der geringsten Signifikanz durchgeführt wird und dass je nach den verschiedenen Werten von V_A1, V_a ₂, V_a3 und V_B1, V_B2, V_B3 die Werte "0" bzw. "1" zugeordnet werden. Wenn diese Ausgänge erneut einem Größenvergleich in dem Blockpaar 902g und 902h unterzogen werden, wird das endgültige Ergebnis an V_A und V_B als Ausgangssignal ausgegeben. V_R2 ist ein Steuersignal, welches für diesen Zweck identisch mit V_R1 ist. Wenn zum Beispiel B₀ ... B₈ größer als A₀ ... A₈ ist, dann sind V_B = 1 und V_A = 0. Auf diese Art und Weise kann der Vergleich von 9-Bit-Binärzahlen mit einer äußerst hohen Geschwindigkeit durch die zweistufige Anordnung von Alles-für-den-Gewinner-Schaltungen durchgeführt werden.
Hier wurden die Eingänge in jeden vMOS-Inverter 901 auf 3 Bits gesetzt. Es ist jedoch natürlich möglich, diese Anzahl zu erhöhen. Wenn zum Beispiel 4 Bits eingegeben werden, wäre ein Vergleich von 4² oder 16 Bits mit dem zweistufigen Aufbau dieses Beispiels möglich. Wenn drei Stufen verwendet würden, wäre es möglich sein, den Vergleich mit 64-Bit-Daten durchzuführen.
Wie bereits weiter oben beschrieben wurde, ist es möglich, den Vergleich von numerischen Größen auf eine einfache Art und Weise durchzuführen, was bei der automatischen Steuerung von Robotern und dergl. von allergrößter Bedeutung ist.
Wenn sich zwei Daten in vollständiger Übereinstimmung befinden, dann gibt es Fälle, bei denen im Ergebnis des Einflusses des Rauschens die eine oder andere Größe als die größere bestimmt wird. Die Fälle einer vollständigen Übereinstimmung können jedoch mittels herkömmlicher Technologie ermittelt werden, und es ist natürlich möglich, dass eine derartige Technologie zusätzlich angewandt werden kann.
Weiterhin wurde nur der Fall erläutert, in welchem die schwebenden Gates von allen vMOS-Invertern so betrieben wurden, als wären sie dauernd in einem schwebenden Zustand. Es können jedoch Schalttransistoren mit den schwebenden Gates verbunden werden, und das Potential des schwebenden Gate kann auf geeignete Art und Weise mit Hilfe des EIN- oder AUS-Zustandes dieser Transistoren auf vorbestimmte Werte festgelegt werden.
Damit kann der Schwellenwert der vMOS Inverter verändert werden, oder die während des Betriebes in das schwebende Gate eingebrachte Ladung kann aufgefrischt werden.
Industrielle Anwendbarkeit
Mit Hilfe der vorliegenden Erfindung ist es möglich, den Größenvergleich einer Vielzahl von Daten mit einer äußerst hohen Geschwindigkeit auszuführen.
Da die Schaltung durch eine äußerst geringe Anzahl von Bauelementen realisiert werden kann, ist darüber hinaus die Erzielung einer hohen Integrationsdichte eine einfache Angelegenheit. Folglich ist ein breiter Bereich von Anwendungen möglich wie beispielsweise auf dem Gebiet der automatischen Steuerung, wo eine Datenverarbeitung mit hoher Geschwindigkeit und in Echtzeit erforderlich ist.

Claims

Halbleiterbauelement, umfassend mehr als zwei Neuron-MOS-Transistoren, welche einen Halbleiterbereich mit einer Leitfähigkeit auf einem Substrat (201) aufweisen, welches eine Quelle und eine Senke mit entgegengesetzter Leitfähigkeit aufweist, die in diesem Bereich vorgesehen sind, welches weiterhin eine schwebende Gate-Elektrode (206) aufweist, welche mittels eines Isolationsfilmes (207) auf einem Bereich vorgesehen ist, welcher die gesagten Quellen- und Senkenbereiche trennt und welche sich in einem Schwebe-Potential-Zustand befindet und welcher eine Vielzahl von Eingangs-Gate-Elektroden aufweist, welche kapazitiv mittels eines Isolationsfilmes an die gesagte schwebende Gate-Elektrode gekoppelt ist, dadurch gekennzeichnet, dass das Halbleiterbauelement mit Folgendem versehen ist: einer Invertieren-Schaltkreisgruppe, welche mehr als zwei Invertierer-Schaltkreise (107, 108) aufweist, die ausgebildet sind durch n-leitend-Neuron-MOSFET und p-leitend-Neuron-MOSFET, welche gemeinsam durch das gesagte schwebende Gate verbunden sind; einem Mittel zum Anlegen an eine erste Eingangs-Gate-Elektrode des gesagten Invertieren-Schaltkreises eine erste Signalspannung (V_a, V_R), welche gemeinsam ist für alle Invertierer-Schaltkreise, welche zu der gesagten Invertierer-Schaltkreisgruppe gehören; einem Mittel zum Anlegen einer vorbestimmten zweiten Signalspannung (V_b, V₁) an eine zweite Eingangs-Gate-Elektrode, eine andere als die gesagte erste Eingangs-Gate-Elektrode, des gesagten Invertierer-Schaltkreises; einem Mittel zum Feststellen der Änderungen in der Ausgangsspannung, welche hergestellt wird in wenigstens einem Invertierer-Schaltkreis der gesagten Invertierer-Schaltkreisgruppe als ein Ergebnis der Veränderung über der Zeit der gesagten ersten Eingangsspannung (V_R); und einem Mittel zum Formen eines positiven Rückführkreises, unabhängig in jeder der gesagten Invertierer-Schaltkreise, welche umfasst sind in der gesagten Schaltkreisgruppe.
Halbleiterbauelement gemäß Anspruch 1, dadurch gekennzeichnet, dass es versehen ist mit zwei oder mehreren der gesagten zweiten Eingangs-Gates, – und in welche Gates ein binäres Signal von „0" oder „1" eingegeben wird.
Halbleiterbauelement gemäß Anspruch 2, dadurch gekennzeichnet, dass Speicherzellen vorgesehen sind, welche in einem Matrixmuster angeordnet sind und welche binäre Signale speichern, die einen Wert von „1" oder „0" haben, und dass Ergebnisse von vorbestimmten logischen Operationen, welche mit Bezug auf die Ausgaben der vorbestimmten Speicherzellen, welche zu Spalten oder Reihen gehören, ausgeführt werden, eingegeben werden in die gesagten zweiten Eingangs-Gates.
Halbleiterbauelement gemäß Anspruch 3, dadurch gekennzeichnet, dass die vorbestimmten logischen Operationen die Berechnung des exklusiven Oder-Wertes mit den extern eingegebenen Daten umfassen.
Halbleiterbauelement gemäß Anspruch 3, dadurch gekennzeichnet, dass die gesagten vorbestimmten logischen Operationen die Berechnung des negativen exklusiven Oder-Wertes mit den extern eingegebenen Daten umfassen.
Halbleiterbauelement gemäß einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass Schalttransistoren zum Auslesen der externen Daten innerhalb der Speicherzellen an den gesagten Speicherzellen vorgesehen sind, und dass die Transistoren nur in einen Ein-Zustand eintreten, wenn die Ausgabedaten der Invertierer, welche die gesagten zweiten Eingangs- Gates aufweisen, einen vorbestimmten Wert erreichen, und Daten innerhalb der gesagten Speicherzellen nach außen ausgelesen werden.