KR102368649B1 - 터너리 드라이버 및 이를 포함하는 터너리 sram 어레이 - Google Patents

터너리 드라이버 및 이를 포함하는 터너리 sram 어레이 Download PDF

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Abstract

본 발명의 일 실시예에 따른 상기 터너리 드라이버는, 제1 데이터신호 및 제2 데이터신호를 포함하는 데이터신호를 인가 받는 입력단; 상기 데이터신호에 따라 선택적으로 동작하는 복수의 트랜지스터를 포함하는 회로부; 및 상기 선택적 동작에 의해 로우 전압, 하이 전압 및 미들 전압 중 어느 하나의 전압을 가지는 3진 데이터를 출력하는 최종 출력단을 포함한다.

Description

터너리 드라이버 및 이를 포함하는 터너리 SRAM 어레이{DRIVER CIRCUIT FOR TERNARY SIGNAL AND TERNARY SRAM ARRAY INCLUDING THE SAME}
본 발명은 터너리 드라이버 회로 및 이를 포함하는 터너리 SRAM 어레이에 관한 것으로, 보다 구체적으로는 터너리 SRAM 어레이에 있어서 2진 데이터를 기반으로 3진 데이터를 기입할 수 있는 터너리 드라이버 회로 및 이를 포함하는 터너리 SRAM 어레이에 관한 것이다.
공정 기술의 발전으로 ㎚ 단위의 작은 칩에 더 많은 정보를 저장할 수 있는 저장 장치들이 개발되어 왔다. 하지만 소자 크기를 줄여 저장 용량을 높이는 방법은 원자 크기 이하로는 소자를 작게 만들 수 없다는 물리적 한계를 가지고 있으며 이 한계를 극복하기 위해서는 다른 기술이 필요하다. 그 중 하나의 방법이 디지털(Digital) 방식을 터너리(Ternary) 방식으로 바꾸는 것이다.
기존의 디지털 방식의 SRAM 셀 하나의 경우 0과 1로 정보를 저장하는 방면 터너리 셀(T-SRAM)의 경우 정보를 0, 1, 2(또는 0, 1/2, 1)로 트릿(trit) 정보를 하나의 SRAM 셀에 저장할 수 있어 같은 크기 대비 1.5배의 저장 능력을 구현할 수 있다.
3진 소자로 기존의 2진 인버터(Binary inverter)의 특성을 변화시켜 하이 전압(가령 1V)이 들어오면 로우 전압(가령 0V)을, 로우 전압이 들어오면 하이 전압을 출력하고, 미들 전압(가령 0.5V)이 들어오면 미들 전압을 출력하는 터너리 인버터(Ternary inverter)를 만들 수 있다. 즉, 소자의 크기를 줄이지 않고도 더 많은 데이터를 저장할 수 있는 SRAM 저장매체를 만들 수 있다.
그러나 기존의 디지털 회로 기반의 SRAM 읽기/쓰기 회로는 2진 데이터만을 다루기 때문에 3진 데이터의 미들 전압(가령 VDD/2)을 저장할 수 없는 한계가 있다. 이에, T-SRAM에 트릿 정보를 저장하기 위해서는 이전과는 다른 쓰기 회로가 필요하다.
본 발명은 위와 같은 문제점을 해결하기 위해, 3진 소자를 이용한 SRAM(Ternary SRAM; T-SRAM) 어레이 구성에 있어서 기존의 2진 소자의 배치를 이용하여 T-SRAM에 저장된 데이터를 새로운 데이터로 덮어쓰는 드라이버를 설계함으로써, 2진 데이터를 기초로 3진 데이터를 쓸 수 있는 터너리 드라이버 및 이를 포함하는 터너리 SRAM 어레이를 제공하고자 한다.
본 발명의 일 실시예에 따른 상기 터너리 드라이버는, 제1 데이터신호 및 제2 데이터신호를 포함하는 데이터신호를 인가 받는 입력단; 상기 데이터신호에 따라 선택적으로 동작하는 복수의 트랜지스터를 포함하는 회로부; 및 상기 선택적 동작에 의해 로우 전압, 하이 전압 및 미들 전압 중 어느 하나의 전압을 가지는 3진 데이터를 출력하는 최종 출력단을 포함한다.
상기 회로부는 제1 트랜지스터 쌍, 제2 트랜지스터 쌍 및 제3 트랜지스터 쌍이 상호 연결되어 있고, 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍은 상기 제1 데이터신호 및 제2 데이터신호를 인가 받고, 상기 제3 트랜지스터 쌍은 상기 최종 출력단을 통해 출력되는 데이터의 전압 크기를 조절할 수 있다.
상기 입력단은 상기 제1 데이터신호를 인가 받는 제1 입력단 및 상기 제2 데이터신호를 인가 받는 제2 입력단을 포함하고, 상기 제1 데이터신호 및 상기 제2 데이터신호 각각은 로우 전압 및 하이 전압 중에서 선택된 어느 하나일 수 있다.
상기 제1 트랜지스터 쌍은 제1 PMOS, 제1 NMOS를 포함하고, 상기 제2 트랜지스터 쌍은 제2 PMOS, 제2 NMOS를 포함하고, 상기 제1 PMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 어느 하나를 인가 받고, 상기 제1 NMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 다른 하나를 인가 받고, 상기 제2 PMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 어느 하나를 인가 받고, 상기 제2 NMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 다른 하나를 인가 받을 수 있다.
상기 제1 트랜지스터 쌍 및 상기 제3 트랜지스터 쌍은 병렬 연결될 수 있다.
상기 제1 트랜지스터 쌍의 출력단, 상기 제3 트랜지스터 쌍의 출력단 및 상기 제3 트랜지스터 쌍의 입력단이 연결되어 최종 출력단을 형성할 수 있다.
상기 제1 데이터신호 및 상기 제2 데이터신호가 모두 상기 로우 전압을 가질 때, 상기 제1 PMOS 및 상기 제2 PMOS가 온(on) 되어 최종 출력단에 상기 하이 전압을 가지는 데이터가 출력될 수 있다.
상기 제1 데이터신호 및 상기 제2 데이터신호가 모두 상기 하이 전압을 가질 때, 상기 제1 NMOS 및 상기 제2 NMOS가 온(on) 되어 최종 출력단에 상기 로우 전압을 가지는 데이터가 출력될 수 있다.
상기 제3 트랜지스터 쌍은 제3 PMOS, 제3 NMOS를 포함하고, 상기 제1 데이터신호는 상기 로우 전압을 가지고, 상기 제2 데이터신호는 상기 하이 전압을 가질 때, 상기 제2 PMOS, 상기 제3 PMOS, 상기 제3 NMOS, 및 상기 제2 NMOS가 온 되어 최종 출력단에 미들 전압을 가지는 데이터가 출력될 수 있다.
본 발명의 일 실시예에 따른 터너리 데이터를 저장하는 SRAM 셀을 포함하는 터너리 SRAM 어레이에 있어서, 상기 SRAM 셀에 연결된 트릿 라인과 트릿 바 라인; 및 상기 트릿 라인에 연결된 제1 터너리 드라이버 및 상기 트릿 바 라인에 연결된 제2 터너리 드라이버;를 포함하고, 상기 제1 터너리 드라이버 및 상기 제2 터너리 드라이버는 전술한 어느 하나의 터너리 드라이버다.
본 발명의 실시예들에 따르면, T-SRAM에 2진 데이터를 기초로 3진 데이터를 기입할 수 있다.
또한, T-SRAM 어레이에서 추가적인 기준 전원 없이도 자체적으로 미들 전압을 생성함에 따라 전력 소모를 줄이고 에너지 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 터너리 SRAM 어레이를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 3진 소자의 입출력 특성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 터너리 드라이버의 구조를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 터너리 드라이버를 도시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 터너리 드라이버의 제1 모드에서의 동작을 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 터너리 드라이버의 제2 모드에서의 동작을 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 터너리 드라이버의 제3 모드에서의 동작을 설명하기 위한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 터너리 드라이버의 제4 모드에서의 동작을 설명하기 위한 회로도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 형태는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 도 1 및 도 2를 사용하여 본 발명의 일 실시예에 따른 터너리(Ternary) SRAM 어레이에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 터너리 SRAM 어레이를 개략적으로 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 3진 소자의 입출력 특성을 나타내는 그래프이다.
본 발명의 일 실시예에 따른 터너리 SRAM 어레이는 터너리 드라이버부(1000), 워드 라인 제어부(2000), 터너리 드라이버부(1000)와 워드 라인 제어부(2000)에 연결되어 있는 복수의 신호선들(TL, TLB, WL), 및 복수의 신호선들(TL, TLB, WL)에 연결되어 있는 복수의 SRAM 셀(300)을 포함할 수 있다.
복수의 신호선들(TL, TLB, WL)은 터너리 드라이버부(1000)와 연결되어 있는 n쌍의 트릿(trit) 라인(TL1, …, TLn; TL, n은 자연수)과 트릿 바 라인(TLB1, …, TLBn; TLB, n은 자연수), 워드 라인 제어부(2000)에 연결되어 있는 워드 라인(W1, W2, …, Wm; W, m은 n과 독립적인 자연수)을 포함할 수 있다.
트릿 라인(TL)과 트릿 바 라인(TLB)은 제1 방향(D1)으로 교대로 배열되어, 제i 트릿 라인(TLi)과 제i 트릿 바 라인(TLBi)(1≤i≤n)이 한 쌍을 이룰 수 있다. 이하, 제i 트릿 라인(TLi)과 제i 트릿 바 라인(TLBi)을 묶어 '트릿 라인 쌍(TLi, TLBi)'으로 명명하여 설명할 수 있다.
워드 라인(WL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 제j 워드 라인(Wj)(1≤j≤m)은 제1 방향(D1)을 가로질러 트릿 라인(TL)과 트릿 바 라인(TLB)에 연결되어 온/오프에 따라 트릿 라인(TL) 또는 트릿 바 라인(TLB)에 연결된 셀(300)을 연결하는 역할을 할 수 있다.
SRAM 셀(300)은 복수의 신호선들(TL, TLB, WL)에 연결되어 제1 방향(D1) 및 제2 방향(D2) 각각으로 나열되는 매트릭스(matrix) 형태로 배열될 수 있다. SRAM 셀(300)은 트릿 라인 쌍(TLi, TLBi)에 의해 공급되는 신호에 따라 0, 1, 2(또는 0, 1/2, 1)의 상태를 포함하는 3진 데이터를 저장하는 메모리일 수 있다. 본 명세서에서, 3진 데이터는 로우 전압(VL), 하이 전압(VH) 및 미들 전압(VM) 중 어느 하나의 전압을 가지는 데이터일 수 있다. 일 예로, 로우 전압(VL)은 접지 전압(GND), 하이 전압(VH)은 구동 전압(VDD), 그리고 미들 전압(VM)은 하프 구동 전압(VDD/2)일 수 있다. 본 명세서에서, 로우 전압(VL)은 2진 데이터의 '0'으로, 하이 전압(VH)은 2진 데이터의 '2'로, 미들 전압(VM)은 '1'로 나타낼 수 있다.
일 예로, SRAM 셀(300)은 6개의 트랜지스터를 포함할 수 있다. 도 1을 참조하면, 하나의 SRAM 셀(300)은 제1 트릿 라인(TL1)과 연결된 제1 트랜지스터(T1), 제1 트릿 바 라인(TLB1)과 연결된 제2 트랜지스터(T2), 2개의 트랜지스터(미도시)를 포함하는 CMOS로 구성된 제1 인버터(TI1) 및 나머지 2개의 트랜지스터(미도시)를 포함하는 CMOS로 구성된 제2 인버터(TI2)를 포함할 수 있다.
여기서, 도 2를 함께 사용하여 본 발명의 일 실시예에 따른 SRAM 셀(300)을 더 구체적으로 설명한다. SRAM 셀(300)의 인버터들(TI1, TI2)은 터너리 데이터를 처리할 수 있는 3진 소자를 포함하는 터너리 인버터일 수 있다.
도 2를 참조하면, 반도체 소자의 두 가지 경우의 입출력 프로파일(G1, G2)이 도시되어 있다. 2진(Binary) 소자의 경우 프로파일 G1과 같이 0 또는 1의 2진 데이터를 쓰고 읽는 입출력 특성을 나타낸다. 반면, 본 발명의 일 실시예에 따른 3진 소자는, 프로파일 G2와 같이 0(P1), 1/2(P2), 1(P3)의 3진 데이터를 쓰고 읽는 입출력 특성을 나타낼 수 있다. 다시 말해, 터너리 인버터(TI1, TI2)의 경우 SRAM 셀(300) 하나 당 0, 1, 2의 트릿(trit) 정보를 저장할 수 있어, 같은 크기의 바이너리 소자 대비 1.5배의 저장 공간을 가지는 이점이 있다.
SRAM 셀(300)에 데이터를 기입하는 동작 중 일 예를 들어 설명한다. 가령, 워드 라인(W1)을 온(on) 시키면 제1 및 제2 트랜지스터(T1, T2)가 온 될 수 있다. 여기서 제1 트릿 라인(TL1)에는 0, 1, 2 중 하나의 데이터가 저장되어 있다고 가정한다. 만약, 제1 트릿 라인(TL1)의 저장 값이 하이 전압(2 또는 VDD)일 경우 제1 인버터(TI1)의 NMOS가 온 되고, 제1 트릿 바 라인(TLB1)의 저장 값은 로우 전압(0 또는 GND)일 것이므로 제2 인버터(TI2)의 PMOS가 온 될 수 있다. 이후, 워드 라인(W1)을 오프(off) 시키면 제1 인버터(TI1)의 출력단에는 하이 전압이 저장되고, 제2 인버터(TI2)의 출력단에는 로우 전압이 저장될 수 있다.
이때 다른 예로서 트릿 라인 쌍(TLi, TLBi)의 저장 값이 미들 전압(1 또는 VDD/2)일 경우, 기존의 2진 데이터를 처리하는 디지털 회로 기반의 드라이버로는 SRAM 셀(300)에 트릿 데이터 중 미들 전압을 저장할 수 없는 문제점이 있다.
이를 극복하기 위해 단순히 SRAM 셀(300)의 인버터를 터너리 소자로 대체할 경우, 터너리 소자는 전류의 크기가 수 ㎀ 수준으로 매우 작은 오프 전류(off-current)에서 미들 전압을 생성한다. 한편 트릿 라인(TL)의 수 ㎊ 수준의 큰 기생 용량을 고려하면, 트릿 라인(TL)이 미들 전압으로 구동하려면 수백 ㎳ 수준으로 긴 시간이 소요되는 문제점이 있다. 또한, SRAM 셀(300)에 기존의 2진 데이터에서 추가된 미들 전압을 생성해주기 위해서는, 2진 데이터를 3진 데이터로 바꾸기 위한 회로(가령, Digital-to-Analog converter; DAC)나 추가적인 기준 전원이 더 필요한 문제도 있다.
이에, 본 발명에서는 기존의 2진 소자의 배치를 이용하여 드라이버를 설계함으로써, 2진 데이터를 기초로 3진 데이터를 쓸 수 있는 터너리 드라이버를 제공하고자 한다. 다시 말해, 본 발명의 일 실시예에 따른 터너리 드라이버(100)는 바이너리 투 터너리 컨버터(Binary to Ternary Converter; BTC)로 동작할 수 있다.
또한, T-SRAM 어레이에서 추가적인 기준 전원 없이도 자체적으로 미들 전압을 생성함에 따라 전력 소모를 줄이고 에너지 효율을 향상시킬 수 있다.
터너리 드라이버부(1000)는 트릿 라인 쌍(TLi, TLBi)마다 구비된 복수 개의 터너리 드라이버(100-1, 100-2, …, 100-n; 100)를 포함할 수 있다. 복수 개의 터너리 드라이버(100)는 독립적 및/또는 상호적으로 동작할 수 있다.
도 3은 본 발명의 일 실시예에 따른 터너리 드라이버(100)의 구조를 도시한 도면이다.
터너리 드라이버(100)는 제1 기입부(10) 및 제2 기입부(20)를 포함할 수 있다. 제1 기입부(10)는 트릿 라인(TL)을 통해 SRAM 셀(300)에 정보를 기입하고, 제2 기입부(20)는 트릿 바 라인(TLB)을 통해 SRAM 셀(300)에 정보를 기입하는 부분으로서, 서로 반대의 신호가 인가되는 라인(TL 또는 TLB)에 연결된 특징을 제외하고는 동일한 구성 및 동작 원리가 적용될 수 있다. 일 예로, 도 3에 도시된 바와 같이 제1 기입부(10) 및 제2 기입부(20)는 좌우 대칭의 관계로 도시되어 있다.
제1 기입부(10)는 제1 데이터신호(Da) 및 제2 데이터신호(Db)를 포함하는 데이터신호를 인가 받는 입력단(E), 데이터 신호(Da, Db)에 따라 선택적으로 동작하는 복수의 트랜지스터를 포함하는 회로부(11), 및 상기 선택적 동작에 의해 3진 데이터를 출력하는 제1 출력단(Y1)을 포함할 수 있다.
제1 기입부(10)는 제1 입력단(E1)을 통해 제1 데이터신호(Da)를 인가 받고 제1-1 인버터(I1-1)를 통해 제1 회로부(11)로 전달하고, 제2 입력단(E2)을 통해 제2 데이터신호(Db)를 인가 받고 제2-1 인버터(I2-1)를 통해 제1 회로부(11)로 전달할 수 있다. 제1 회로부(11)는 6개의 트랜지스터를 포함할 수 있다. 제1 데이터신호(Da) 및 제2 데이터신호(Db) 각각은 로우 전압 및 하이 전압 중에서 선택된 어느 하나의 전압을 가지는 신호일 수 있다.
제1 회로부(11)는 서로 전기적으로 연결된 제1 PMOS 부(13) 및 제1 NMOS 부(15)를 포함할 수 있다. 제1 PMOS 부(13) 및 제1 NMOS 부(15) 사이에는 3진 데이터를 출력하여 트릿 라인(TL)을 통해 전달하는 제1 출력단(Y1)이 위치할 수 있다. 이하, 제1 출력단(Y1)은 '최종 출력단'으로 명명하여 설명할 수 있다. 제1 기입부(10)의 6개의 트랜지스터 간의 상호 배치 및 동작 원리에 관하여는 후술하는 도 4 내지 도 7에서 더 상세히 설명한다.
마찬가지로, 제2 기입부(20)는 제1 입력단(E1)을 통해 제1 데이터신호(Da)를 인가 받고 제1-2 인버터(I1-2)를 통해 제2 회로부(21)로 전달하고, 제2 입력단(E2)을 통해 제2 데이터신호(Db)를 인가 받고 제2-2 인버터(I2-2)를 통해 제2 회로부(21)로 전달할 수 있다. 제2 회로부(21)는 6개의 트랜지스터를 포함할 수 있다.
제2 회로부(21)는 서로 전기적으로 연결된 제2 PMOS 부(23) 및 제2 NMOS 부(25)를 포함할 수 있다. 제2 PMOS 부(23) 및 제2 NMOS 부(25) 사이에는 3진 데이터를 출력하여 트릿 바 라인(TLB)을 통해 전달하는 제2 출력단(Y2)이 위치할 수 있다. 이하, 제2 출력단(Y2)은 '최종 출력단'으로 명명하여 설명할 수 있다. 제2 기입부(20)의 6개의 트랜지스터 간의 상호 배치 및 동작 원리에 관하여는 도 4 내지 도 7에서 후술하는 제1 기입부(10)와 동일한 설명이 적용될 수 있다.
본 발명의 일 실시예에 따르면, 전술한 인버터들(I1-1, I1-2, I2-1, I2-1)를 터너리 인버터로 사용함으로써 트릿 라인들(TL, TLB)을 GND, VDD 및 VDD/2 중에서 선택된 어느 하나의 전압으로 구동하는 드라이버의 기능을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 터너리 드라이버(10)를 도시한 회로도이다. 도 1 내지 도 3에서 전술한 내용과 동일한 내용은 설명을 간략히 하거나 생략할 수 있다. 이하, 제1 기입부(10) 및 제2 기입부(20) 각각을 '제1 터너리 드라이버(10)', '제2 터너리 드라이버(20)'로 명명하여 설명할 수 있고, 대표적으로 제1 기입부(10)를 터너리 드라이버(10)로 명명하여 설명한다.
터너리 드라이버(10)의 제1 회로부(11)는 제1 트랜지스터 쌍(CT1), 제2 트랜지스터 쌍(CT2) 및 제3 트랜지스터 쌍(CT3)이 상호 연결되어 있을 수 있다. 제1 트랜지스터 쌍(CT1) 및 제2 트랜지스터 쌍(CT2)은 제1 데이터신호(Da) 및 제2 데이터신호(Db)를 인가 받고, 제3 트랜지스터 쌍(CT3)은 최종 출력단(Y1)을 통해 출력되는 데이터의 전압 크기를 조절할 수 있다.
터너리 드라이버(10)는 인가되는 데이터신호(Da, Db)의 조합에 따라 서로 다른 모드로 동작할 수 있는데, 이에 관하여는 후술하는 도 5 내지 도 8을 통하여 상세히 설명하고, 먼저 제1 회로부(11)의 전체적인 회로 구성에 대하여 살펴본다.
제1 회로부(11)의 6개의 트랜지스터는 제1, 제2 및 제3 트랜지스터 쌍(CT1, CT2, CT3)로 명명하여 구분할 수 있다.
제1 트랜지스터 쌍(CT1)는 제1 PMOS(TP1)와 제1 NMOS(TN1)을 포함하고, 제2 트랜지스터 쌍(CT2)는 제2 PMOS(TP2)와 제2 NMOS(TN2)을 포함하고, 제3 트랜지스터 쌍(CT3)는 제3 PMOS(TP3)와 제3 NMOS(TN3)을 포함한다. PMOS 부(13), NMOS 부(15)의 관점에서 설명하면, 제1 PMOS 부(13)는 제1 내지 제3 PMOS(TP1, TP2, TP3)를 포함하고, 제1 NMOS 부(15)는 제1 내지 제3 NMOS(TN1, TN2, TN3)를 포함할 수 있다.
제1 트랜지스터 쌍(CT1)은 제1 PMOS(TP1)와 제1 NMOS(TN1)가 직렬 연결될 수 있다. 제1 PMOS(TP1)는 제1 데이터신호(Da)가 인가되는 제1 P게이트(GP1), 제1-1 소스단(SP1) 및 제1-1 드레인단(DP1)을 가진다. 제1 NMOS(TN1)는 제2 데이터신호(Db)가 인가되는 제1 N게이트(GN1), 제1-2 소스단(SN1) 및 제1-2 드레인단(DN1)을 가진다. 제1-1 드레인단(DP1)과 제1-2 드레인단(DN1)이 연결되어 제1-1 출력단(Y1-1)을 형성할 수 있다.
설명의 편의 상, 제3 트랜지스터 쌍(CT3)에 관하여 먼저 설명한다.
제3 트랜지스터 쌍(CT3)는 제3 PMOS(TP3)와 제3 NMOS(TN3)가 직렬 연결될 수 있다. 제3 PMOS(TP3)는 제3 P게이트(GP3), 게이트(GP3) 양 단에 제3-1 소스단(SP3) 및 제3-1 드레인단(DP3)을 가진다. 제3 NMOS(TN3)는 제3 N게이트(GN3), 게이트(GN3) 양 단에 제3-2 소스단(SN3) 및 제3-2 드레인단(DN3)을 가진다. 제3 P게이트(GP3)와 제3 N게이트(GN3)는 전기적으로 연결되어 제1-3 입력단(Y1-3)을 형성할 수 있다. 제3-1 드레인단(DP3)과 제3-2 드레인단(DN3)은 전기적으로 연결되어 제1-2 출력단(Y1-2)을 형성할 수 있다. 상기 제1-3 입력단(Y1-3) 및 제1-2 출력단(Y1-2)은 서로 연결될 수 있다.
제1 트랜지스터 쌍(CT1) 및 제3 트랜지스터 쌍(CT3)은 제2 트랜지스터 쌍(CT2) 사이에서 병렬 연결될 수 있다.
제2 트랜지스터 쌍(CT2)은 제2 PMOS(TP2)와 제2 NMOS(TN2)가 직렬 연결될 수 있다. 제2 PMOS(TP2)는 제2 데이터신호(Db)가 인가되는 제2 P게이트(GP2), 제2-1 소스단(SP2) 및 제2-1 드레인단(DP2)을 가진다. 제2 NMOS(TN2)는 제1 데이터신호(Da)가 인가되는 제2 N게이트(GN2), 제2-2 소스단(SN2) 및 제2-2 드레인단(DN2)을 가진다.
제2-1 소스단(SP2)은 제3-1 소스단(SP3)과 X1 노드에서 연결되어 있고, X1 노드에 제1 PMOS(TP1)의 제1-1 소스단(SP1)도 함께 연결될 수 있다. 제2-2 소스단(SN2)은 제3-2 소스단(SN3)과 X2 노드에서 연결되어 있고, X2 노드에 제1 NMOS(TN1)의 제1-2 소스단(SN1)도 함께 연결될 수 있다.
제2 트랜지스터 쌍(CT2)의 제2 NMOS(TN2)의 일 단(DN2)에는 로우 전압을 공급하는 전원이 연결될 수 있다. 제2 트랜지스터 쌍(CT2)의 제2 PMOS(TP2)의 일 단(DP2)에는 하이 전압을 공급하는 전원이 연결될 수 있다.
제1 PMOS(TP1)는 제1 데이터신호(Da) 및 제2 데이터신호(Db) 중 어느 하나를 인가 받고, 제1 NMOS(TN1)는 제1 데이터신호(Da) 및 제2 데이터신호(Db) 중 어느 하나를 인가 받을 수 있다. 제2 PMOS(TP2)는 제1 데이터신호(Da) 및 제2 데이터신호(Db) 중 어느 하나를 인가 받고, 제2 NMOS(TN2)는 제1 데이터신호(Da) 및 제2 데이터신호(Db) 중 어느 하나를 인가 받을 수 있다. 이때, 제1 PMOS(TP1)와 제2 PMOS(TP2)가 인가 받는 데이터 신호는 서로 다를 수 있고, 마찬가지로 제1 NMOS(TN1)와 제2 NMOS(TN2)가 인가 받는 데이터 신호도 서로 다를 수 있다.
상술한 제1 트랜지스터 쌍(CT1)의 출력단(Y1-1), 제3 트랜지스터 쌍(CT3)의 출력단(Y1-2) 및 제3 트랜지스터 쌍(CT3)의 입력단(Y1-3)이 연결되어 최종 출력단(Y1)을 형성할 수 있다. 제1 출력단(Y1)은 SRAM 셀(300)에 신호를 공급하는 트릿 라인(TL)과 연결될 수 있다. 후술하는 터너리 드라이버(10)의 동작 모드에 따라 6개의 트랜지스터들이 선택적으로 온(on) 되어 제1 출력단(Y1)을 통해 셀(300)에 3진 데이터를 저장할 수 있다. 본 발명의 일 실시예에 따른 터너리 드라이버(10)의 회로 구조를 설계함으로써 셀(300)에 제1 및 제2 데이터신호(Da, Db)의 2진 데이터를 기반으로 3진 데이터를 기입할 수 있다.
이하, 도 5 내지 도 8을 사용하여 터너리 드라이버(10)의 서로 다른 모드(M1, M2, M3)에 대하여 구체적으로 설명한다. 이하에서, 입력이 로우 전압(VL)인 경우는 PMOS가 온 되고, 입력이 하이 전압(VH)인 경우는 NMOS가 온 될 수 있다. 이하, 온 되는 트랜지스터들은 실선으로 표시하고, 오프 되는 트랜지스터들은 점선으로 표시하였다.
도 5는 본 발명의 일 실시예에 따른 터너리 드라이버(10)의 제1 모드(M1)(10-M1)에서의 동작을 설명하기 위한 회로도이다.
제1 모드(M1)는 제1 데이터신호(Da) 및 제2 데이터신호(Db)가 모두 로우 전압(VL)일 때의 동작 모드이다. 입력되는 두 데이터신호(Da, Db)가 모두 로우 전압(VL)일 경우, PMOS인 제1 PMOS(TP1)와 제2 PMOS(TP2)가 켜진다. 이때 제3 PMOS(TP3)는 양 단(SP3, DP3)의 전압이 모두 하이 전압(VH)으로 같아지므로 오프 상태로 남아 있다. 종합하면, 제1 모드(M1)에서는 실선으로 표시한 바와 같이, 제1 PMOS(TP1)와 제2 PMOS(TP2)가 연결되어 제1 출력단(Y1)에는 제2-1 드레인단(DP2)에 연결된 하이 전압(VH)을 가지는 데이터가 출력될 수 있다.
도 6은 본 발명의 일 실시예에 따른 터너리 드라이버(10)의 제2 모드(M2)(10-M2)에서의 동작을 설명하기 위한 회로도이다.
제2 모드(M2)는 제1 데이터신호(Da) 및 제2 데이터신호(Db)가 모두 하이 전압(VH)일 때의 동작 모드이다. 입력되는 두 데이터신호(Da, Db)가 모두 하이 전압(VH)일 경우, NMOS인 제1 NMOS(TN1)와 제2 NMOS(TN2)가 켜진다. 이때 제3 NMOS(TN3)는 양 단(DN3, SN3)의 전압이 모두 로우 전압(VL)으로 같아지므로 오프 상태로 남아 있다. 종합하면, 제2 모드(M2)에서는 실선으로 표시한 바와 같이, 제1 NMOS(TN1)와 제2 NMOS(TN2)가 연결되어 제1 출력단(Y1)에는 제2-2 드레인단(DN2)에 연결된 로우 전압(VL)을 가지는 데이터가 출력될 수 있다.
도 7은 본 발명의 일 실시예에 따른 터너리 드라이버(10)의 제3 모드(M3)(10-M3)에서의 동작을 설명하기 위한 회로도이다.
제3 모드(M3)는 제1 데이터신호(Da)는 하이 전압(VH), 제2 데이터신호(Db)는 로우 전압(VL)일 때의 동작 모드이다. 제1 트랜지스터 쌍(CT1)의 PMOS(TP1), NMOS(TN1)는 오프 상태로 남아 있고, 제2 및 제3 트랜지스터 쌍(CT2, CT3)들이 온 된다. 종합하면, 제3 모드(M3)에서는 실선으로 표시한 바와 같이, 제2 PMOS(TP2), 제3 PMOS(TP3), 제3 NMOS(TN3) 및 제2 NMOS(TN2)가 순차적으로 연결된다. 동시에, 두 게이트(GP3, GN3)가 연결된 Y1-3 노드와, 제3-1 드레인단(DP3)과 제3-2 드레인단(DN3)이 연결된 Y1-2가 연결되어 제1 출력단(Y1)을 형성하므로, Y1 노드에는 최상단의 제2-1 드레인단(DP2)에 연결된 하이 전압(VH)와 최하단의 제2-2 드레인단(DN2)에 연결된 로우 전압(VL)의 절반인 미들 전압(VM)을 가지는 데이터가 출력될 수 있다.
이와 같이, 게이트(GP2, GN2)를 통해 데이터신호들(Da, Db)을 인가 받는 제2 PMOS(TP2) 및 제2 NMOS(TN2)는 터너리 드라이버(10)의 동작에 있어서 스위치 역할을 하는, 스위칭 트랜지스터일 수 있다. 한편, 제2 PMOS(TP2)와 제2 NMOS(TN2) 사이에 배치되는 제3 PMOS(TP3) 및 제3 NMOS(TN3)는 전압 크기를 조절하여 순차적으로 직렬로 연결된 트랜지스터들(TP2, TP3, TN3, TN2)에 동일한 전류가 흐르도록 제어함으로써, 제1 출력단(Y1)에 미들 전압(VM)이 출력될 수 있도록 동작하는, 조절 트랜지스터의 기능을 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 터너리 드라이버(10)의 제4 모드(M4)(10-M4)에서의 동작을 설명하기 위한 회로도이다.
제4 모드(M4)는 제3 모드(M3)와 반대로, 제1 데이터신호(Da)는 로우 전압(VL), 제2 데이터신호(Db)는 하이 전압(VH)일 때의 동작 모드이다. 제1 트랜지스터 쌍(CT1)의 PMOS(TP1), NMOS(TN1)가 온 되고, 나머지 제2 및 제3 트랜지스터 쌍(CT2, CT3)들은 오프 상태로 남아 있다. 종합하면, 제4 모드(M4)에서는 실선으로 표시한 바와 같이, 제1 PMOS(TP1)와 제1 NMOS(TN1)만 켜진 상태로, 제1-1 소스단(SP1)이 연결된 X1 노드와 제1-2 소스단(SN1)이 연결된 X2 노드는 각각 플로팅 상태가 되어 터너리 드라이버(10)는 동작하지 않는 상태(Disable)가 된다. 즉, 제4 모드(M4)에서는 최종 출력단(Y1)에 데이터가 출력되지 않을 수 있다. 이 경우, SRAM 셀(300)에 저장된 정보를 읽을 때 터너리 드라이버(10)가 동작하여 저장된 정보가 왜곡되는 것을 방지할 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
따라서, 본 발명의 사상은 앞에서 설명된 실시예들에 국한하여 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 또는 이로부터 등가적으로 변경된 모든 범위가 본 발명의 사상의 범주에 속한다고 할 것이다.
1000: 터너리 드라이버부
2000: 워드 라인 제어부
100: 터너리 드라이버
10: 제1 기입부
20: 제2 기입부
300: SRAM 셀
TL: 트릿 라인
TLB: 트릿 바 라인
WL: 워드 라인
CT1, CT2, CT3: 제1, 제2, 제3 트랜지스터 쌍
TP1, TP2, TP3: 제1, 제2, 제3 PMOS
TN1, TN2, TN3: 제1, 제2, 제3 NMOS
Da: 제1 데이터신호
Db: 제2 데이터신호

Claims (10)

  1. SRAM 셀에 3진 데이터를 기입하는 터너리 드라이버에 있어서, 상기 터너리 드라이버는,
    제1 데이터신호 및 제2 데이터신호를 포함하는 데이터신호를 인가 받는 입력단;
    상기 데이터신호에 따라 선택적으로 동작하는 복수의 트랜지스터를 포함하는 회로부; 및
    상기 복수의 트랜지스터의 상기 선택적 동작에 의해 로우 전압, 하이 전압 및 미들 전압 중 어느 하나의 전압을 가지는 3진 데이터를 출력하는 최종 출력단;
    을 포함하고,
    상기 회로부는 제1 트랜지스터 쌍, 제2 트랜지스터 쌍 및 제3 트랜지스터 쌍이 상호 연결되어 있고,
    상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍은 상기 제1 데이터신호 및 제2 데이터신호를 인가 받고,
    상기 제3 트랜지스터 쌍은 상기 최종 출력단을 통해 출력되는 데이터의 전압 크기를 조절하는, 터너리 드라이버.
  2. 삭제
  3. 제1항에 있어서,
    상기 입력단은 상기 제1 데이터신호를 인가 받는 제1 입력단 및 상기 제2 데이터신호를 인가 받는 제2 입력단을 포함하고,
    상기 제1 데이터신호 및 상기 제2 데이터신호 각각은 로우 전압 및 하이 전압 중에서 선택된 어느 하나인, 터너리 드라이버.
  4. 제3항에 있어서,
    상기 제1 트랜지스터 쌍은 제1 PMOS, 제1 NMOS를 포함하고, 상기 제2 트랜지스터 쌍은 제2 PMOS, 제2 NMOS를 포함하고,
    상기 제1 PMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 어느 하나를 인가 받고, 상기 제1 NMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 다른 하나를 인가 받고,
    상기 제2 PMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 어느 하나를 인가 받고, 상기 제2 NMOS는 상기 제1 데이터신호 및 상기 제2 데이터신호 중 다른 하나를 인가 받는, 터너리 드라이버.
  5. 제1항에 있어서,
    상기 제1 트랜지스터 쌍 및 상기 제3 트랜지스터 쌍은 병렬 연결되는, 터너리 드라이버.
  6. 제1항에 있어서,
    상기 제1 트랜지스터 쌍의 출력단, 상기 제3 트랜지스터 쌍의 출력단 및 상기 제3 트랜지스터 쌍의 입력단이 연결되어 상기 최종 출력단을 형성하는, 터너리 드라이버.
  7. 제4항에 있어서,
    상기 제1 데이터신호 및 상기 제2 데이터신호가 모두 상기 로우 전압을 가질 때,
    상기 제1 PMOS 및 상기 제2 PMOS가 온(on) 되어 상기 최종 출력단에 상기 하이 전압을 가지는 데이터가 출력되는, 터너리 드라이버.
  8. 제4항에 있어서,
    상기 제1 데이터신호 및 상기 제2 데이터신호가 모두 상기 하이 전압을 가질 때,
    상기 제1 NMOS 및 상기 제2 NMOS가 온(on) 되어 상기 최종 출력단에 상기 로우 전압을 가지는 데이터가 출력되는, 터너리 드라이버.
  9. 제4항에 있어서,
    상기 제3 트랜지스터 쌍은 제3 PMOS, 제3 NMOS를 포함하고,
    상기 제1 데이터신호는 상기 로우 전압을 가지고, 상기 제2 데이터신호는 상기 하이 전압을 가질 때,
    상기 제2 PMOS, 상기 제3 PMOS, 상기 제3 NMOS, 및 상기 제2 NMOS가 온 되어 상기 최종 출력단에 미들 전압을 가지는 데이터가 출력되는, 터너리 드라이버.
  10. 터너리 데이터를 저장하는 SRAM 셀을 포함하는 터너리 SRAM 어레이에 있어서,
    상기 SRAM 셀에 연결된 트릿 라인과 트릿 바 라인; 및
    상기 트릿 라인에 연결된 제1 터너리 드라이버 및 상기 트릿 바 라인에 연결된 제2 터너리 드라이버;
    를 포함하고,
    상기 제1 터너리 드라이버 및 상기 제2 터너리 드라이버는 제1 항 및 제3 항 내지 제9 항 중 어느 한 항의 터너리 드라이버인, 터너리 SRAM 어레이.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541525A (en) * 1968-04-19 1970-11-17 Rca Corp Memory system with defective storage locations

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190088310A1 (en) 2017-09-21 2019-03-21 Qualcomm Incorporated Static random access memory (sram) bit cells employing current mirror-gated read ports for reduced power consumption

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