KR100571240B1 - 스페이서가 형성된 비아홀 구조를 가지는 반도체 장치 - Google Patents

Abstract

본 발명은 반도체 장치의 콘택 비아홀에 관한 것으로, 하부 금속라인, 하부금속라인 상에 적층된 절연물, 절연물을 관통하여 하부금속라인까지 형성된 비아홀, 비아홀의 측벽에 형성된 스페이서 및 비아홀에 적층된 상부 금속라인으로 구성되는 스페이서를 갖는 비아홀 구조에 관한 것이다.

Description

스페이서가 형성된 비아홀 구조를 가지는 반도체 장치{Semiconductor Devices Having Via Hole wherein Spacer is formed}

도1은 종래의 비아홀 구조에서 콘택 저항이 증가된 상태를 보여주는 비아홀 단면도,

도2는 라인폭 차이에 따른 비아홀 직경의 차이를 보여주는 평면도,

도3a는 하부 금속라인, 절연층, 산화물층의 적층구조의 단면도,

도3b는 산화물층을 에칭한 후의 비아홀 구조의 단면도, 그리고

도3c는 비아홀 내부의 측벽에 산화물 스페이서가 형성된 상태에서 상부 금속라인을 적층한 상태의 비아홀의 단면도이다.

-도면의 주요부분에 대한 부호의 설명-

14: 이물질 31: 하부금속라인

32: 절연층 33: 산화물층

33': 스페이서 34: 상부금속라인

본 발명은 비아홀 구조를 가지는 반도체 장치에 관한 것으로, 상세하게는 후 속공정에서 금속라인 사이의 절연층으로부터 야기되는 하부 금속라인의 전기적 특성 등의 저하를 해소하기 위한 비아홀 구조를 가지는 반도체 장치에 관한 것이다.

반도체 소자의 제조공정 중에서, 비아홀 형성의 과정을 보면 다음과 같다. 하부금속라인을 형성한 후, 마스크를 사용하여 패턴을 형성한다. 그리고 나서 절연물을 증착하고 비아홀을 정의한 후 플라즈마 에칭을 통해 비아홀을 애칭한다. 그후, 플라즈마로 감광막을 제거하고, 비아홀 내부에 상부 금속라인을 증착한다.

반도체 소자가 고집적화됨에 따라 금속배선은 다층구조화 되고 있으며, 이들 다층 금속 배선 사이를 절연시키는 절연막으로 SOG(Spin On Glass)나 TEOS 산화막 등이 사용되고 있다. 그런데, 이러한 절연막은 후공정에서 수분 등의 가스나 이물질을 유출할 수 있다. 가령, 소자 고집적화에 따라 배선 사이의 기생 캐퍼시턴스가 증가하는 것을 방지하기 위해 사용되는 FSG(Fluorine-doped silicate glass) 등의 저유전막을 사용할 경우, 절연막으로부터 유출되는 수분과 이물질 등은 하부 금속라인과 상부 금속라인을 전기적으로 연결하는 비아홀의 콘택 저항을 증가시키는 등 비아홀의 특성을 저하시키는 원인이 된다. 도1은 종래의 비아홀 제조공정에 의하여 형성된 비아홀의 콘택 상태를 도시하고 있다. 도1에서 보는 바와같이, 하부 금속라인(11)과 상부 금속라인(13)이 비아홀의 콘택에 의해 전기적으로 연결되어 있다. 그런데, 하부 금속라인(11)과 상부 금속라인(13) 사이의 절연막(12) 등의 영향으로 하부 금속라인(11)과 접촉하는 비아홀의 하부에 콘택 저항을 증가시킬 수 있는 이물질(14)등이 생성되어 있다.

한편, 금속라인의 라인폭에 폭에 따라 상부에 형성되는 비아홀의 크기가 결 정되는 데, 그 라인폭이 작아짐에 따라 비아홀의 크기도 작아지므로, 비아홀 패턴을 정확하게 만들기가 어려워진다. 도2는 라인폭(21,23)에 따른 비아홀(22,24)의 직경의 크기를 비교 도시하고 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 반도체 소자의 집적도의 상승에 따라 감소하는 공정의 마진을 높여 장비의 가동율을 증대시키고, 낮은 유전율을 갖는 절연물질의 사용으로 인하여 발생하는 가스나 이물질 등의 유출에 따른 비아홀의 특성 저하를 방지하는 것을 목적으로 한다.

이러한 목적을 달성하기 위하여 본 발명은, 비아홀의 크기를 하부 금속라인의 라인폭보다 크게 형성시키고, 순수 산화막을 CVD 방법으로 비아홀 전체를 증착하고, 그 후 전면 에칭을 통해 하부 금속라인을 노출시키고 반면에 비아홀의 측면에 존재하는 에칭되지 않은 산화막을 통해 후속공정에서 절연막으로부터 가스나 이물질 등이 유출되지 않도록 하는 비아홀 구조를 가진 반도체 장치를 제공한다.

이하 첨부도면을 참조하여 본 발명을 상세히 설명한다.

도3a 내지 도3c는 본 발명에 따라 형성되는 비아홀 구조의 단면도들이다.

도3a는 하부 금속라인, 절연층, 산화물층의 적층구조의 단면도이다.

도3a에 도시된 바와같이, 하부 금속라인(31)을 형성한 후, 마스크를 사용하여 패턴을 형성한다. 그리고, FSG 등으로 절연층(32)을 증착하고, 비아홀을 정의한 후 플라즈마 에칭을 통해 비아홀을 에칭한다. 여기서, 에칭되는 비아홀의 크기 는 후 공정의 산화물 증착을 고려하여 하부 금속라인의 라인폭보다 크게 형성한다. 그 후, 플라즈마로 감광막을 제거하고, 비아홀 내부에 도핑되지 않은 산화물층(33)을 CVD 방법으로 증착한다. 이때, 산화물층(33)의 두께는 비아홀의 크기 및 하부 금속라인(31)의 라인폭을 고려하고, 아울러 산화물층(33)의 에칭 정도를 고려하여 선택된다. 한편, 이 공정에서 사용된 산화물층(33)은 질화물이나 산화질화물 등으로 대체될 수 있다. 또한, 여기서의 도핑되지 않은 산화물의 CVD로는 400℃ 이하의 저압 플라즈마 방식을 이용한다.

도3b는 산화물층(33)을 에칭한 후의 비아홀 구조의 단면도이다. 도3b에 도시된 바와같이, 절연층(32) 상에 증착된 산화물과 비아홀 내부의 하부 금속라인(31) 상에 적층된 산화물(33)은 제거되고, 비아홀 내부의 측벽에 증착된 산화물층은 일부만 에칭된 상태로 남아 있다. 비아홀 측벽에 잔존하는 산화물(33')은 스페이서(spacer)로 기능하여, 절연층(32)으로부터 수분 등의 유출을 억제한다.

도3c는 비아홀 내부의 측벽에 산화물 스페이서가 형성된 상태에서 상부 금속라인을 적층한 상태의 비아홀의 단면도이다. 도3c에서 보는 바와같이, 하부 금속라인(31)과 상부 금속라인(34)은 비아홀의 내부 단면적 중 측벽에 형성된 스페이서의 단면적을 제외한 부분만이 서로 접촉하고 있다. 그러나, 비아홀을 에칭할 때 비아홀의 크기가 측벽에 형성될 스페이서의 공간을 고려하여 결정되었으므로, 비록 비아홀 전체에 걸쳐 상부 금속라인과 하부 금속라인이 콘택되지 않는다 하더라도 종래 비아홀의 콘택 면적과 비교하여 접촉면적이 줄어든 것은 아니다.

이러한 구조를 갖는 비아홀에 의하면, 하부 금속라인이 라인폭보다 크게 비아홀을 에칭할 수 있어 장비의 사용범위 및 효율성이 향상되고, 비아홀의 측벽에 생성된 스페이서는 절연물 등으로부터 수분 등의 유출을 억제하여 비아홀의 콘택 저항의 증가를 방지할 수 있다.

이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야의 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 실시할 수 있는 다양한 형태의 변형례들을 모두 포함한다.

Claims (3)

1. 하부 금속라인;

   상기 하부 금속라인 상에 적층된 FSG(Fluorine-doped Silicate Glass)막;

   상기 절연물을 관통하여 상기 하부 금속라인까지 형성된 비아홀;

   상기 비아홀의 측벽에 형성된 스페이서; 및

   상기 비아홀을 채우며 상기 FSG막 위에 접하도록 형성된 상부 금속라인을 포함하는 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 스페이서는 실리콘의 불순물이 도핑되지 않은 산화물, 질화물, 산화질화물 가운데 하나인 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서,

   상기 비아홀은 상기 하부 금속라인의 폭보다 넓은 폭으로 형성됨을 특징으로 하는 반도체 장치.

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