KR20130042927A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지노드 콘택플러그 형성 시, 식각율이 다른 폴리실리콘을 순차적으로 적층하여 스토리지노드 콘택플러그를 형성하고, 식각율이 다른 폴리실리콘을 순차적으로 식각하여 계단형의 비트라인 콘택홀을 형성한 후, 계단형의 비트라인 콘택홀에 비트라인을 형성함으로써 비트라인과 접촉하는 저항을 감소시키고 안정적인 비트라인 동작이 가능한 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인 콘택 플러그와 비트라인 간의 저항의 증가로 인한 오동작 불량을 방지할 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체 소자가 점점 고집적화되면서 반도체 칩 사이즈가 감소하고 이에 따라 칩 내에 형성되는 반도체 소자의 크기도 감소하게 되었다. 특히 활성 영역 및 게이트의 크기 감소는 후속의 캐패시터 및 비트라인과 같은 반도체 소자를 형성하는 공정에 영향을 주고 있다. 특히 게이트 사이의 활성 영역에 형성되는 스토리지 노드 및 비트라인 콘택의 면적이 점점 감소하게 되어 콘택 형성에 어려움이 발생하고 전기적 특성이 저하되는 문제를 해결하기 위하여 이들을 한번에 형성할 수 있는 콘택 플러그 형성 방법이 제시되었다.
이러한 콘택 플러그는 게이트 사이의 영역에 층간 절연막을 형성한 후 게이트 사이의 활성 영역을 한번에 노출시킬 수 있도록 층간 절연막을 식각하여 형성하는데 이때 식각 공정이 과도하게 수행되면 층간 절연막이 유실되고 콘택 플러그와 접속되는 활성 영역의 계면 특성이 저하되는 문제가 발생할 수 있다. 따라서 식각 공정을 약하게 수행할 경우 콘택 플러그 영역이 정상적으로 노출되지 못하는 문제가 있다.
전술한 반도체 소자의 제조 방법에서, 최근 디램 소자의 디자인 룰이 작아짐에 따라 콘택 플러그를 형성함에 있어서 줄어든 콘택 면적에서의 불량이 지속적으로 발생하고 있다. 콘택 플러그를 형성함에 있어서의 불량은 콘택 플러그와 게이트 패턴 또는 비트라인 패턴과의 쇼트(short) 불량 및 브릿지(bridge) 불량이 발생하거나 줄어든 콘택 플러그의 면적으로 인하여 콘택 플러그와 노출된 하부층이 연결되지 않아 전기적으로 단전되는 불량이 발생하고 있다. 이러한 콘택 플러그와 게이트 패턴 또는 비트라인 패턴과의 쇼트(short) 불량이 발생하면 인접한 셀 간의 데이터 전송 방해 및 소자의 동작 오류를 일으키며 반도체 소자의 수율을 감소시키는 단점을 가진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다.
구체적으로, 활성 영역(110)을 정의하는 소자분리막(120)을 형성하는 방법은 반도체 기판(100)에 활성 영역(110)을 정의하기 위해 상부에 마스크(미도시)로 하단의 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성하고, 트렌치를 포함한 전면에 측벽 산화막(Wall Oxide)을 증착한다. 그 다음, 측벽 산화막을 포함한 전면에 라이너(liner) 질화막 및 라이너(liner) 산화막을 순차적으로 증착한다. 이때, 측벽 산화막은 상기 반도체 기판(100)의 실리콘을 산화(Oxidation)시켜 실리콘과 상기 라이너 질화막의 사이에 형성한다. 이때, 측벽 산화막은 상기 반도체 기판(100)의 실리콘과 상기 라이너 질화막의 스트레스를 감소시키는 역할을 한다. 또한, 실리콘을 산화(oxidation)하는 방식은 라디칼(Radical) 또는 건식(Dry) 방식으로 산화한다.
그리고, 트렌치 내에 완전히 매립되도록 절연막(도시안됨)을 증착한 다음, 절연막을 CMP(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각한다. 이때, 절연막은 SOD(Spin-On Dielectric)막, HDP(High Density Plasma)막 및 SOD막과 HDP막의 이중막 중 어느 하나로 형성한다.
다음에는, 반도체 기판(100) 내에 활성 영역(110)에 이온 주입하여 랜딩플러그(130)를 형성한다.
그리고, 랜딩플러그(130) 및 소자분리막(120)의 상부에 제 1 절연막(140)을 형성한다. 이때, 제 1 절연막(140)은 산화막(Oxide)을 포함한다.
다음으로, 제 1 절연막(140)의 상부에 감광막을 형성한 후, 스토리지노드 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 랜딩플러그(130)가 노출될 때까지 제 1 절연막(140)을 식각하여 스토리지노드 콘택홀(미도시)을 형성한다.
다음에는, 스토리지노드 콘택홀에 도전물질을 매립하여 스토리지노드 콘택플러그(150)를 형성한다.
도 1b를 참조하면, 스토리지노드 콘택플러그(150) 및 제 1 절연막(140)의 상부에 제 2 절연막(160)을 형성한다. 이때, 제 2 절연막(160)은 산화막(Oxide)을 포함한다.
다음에는, 제 2 절연막(160)의 상부에 감광막을 형성한 후, 비트라인 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 랜딩플러그(130)가 노출될 때까지 제 2 절연막(160), 스토리지노드 콘택플러그(150) 및 제 1 절연막(140)을 식각하여 비트라인 콘택홀(170)을 형성한다.
도 1c를 참조하면, 비트라인 콘택홀(170)을 포함한 전면에 티타늄질화막(TiN), 텅스텐(W) 및 하드마스크층을 순차적으로 증착한 후, 평탄화 식각하여 비트라인 콘택플러그 및 비트라인(180)을 형성한다.
도 1d를 참조하면, 스토리지노드 콘택플러그(150) 사이에 형성된 비트라인(180)의 하부는 길고 뾰족하게(역삼각형 형태) 형성됨으로써 저항을 증가시켜 반도체 소자 간에 오동작을 일으키는 문제점이 있다(X 영역 참조)
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 스토리지노드 콘택플러그 형성 시, 식각율이 다른 폴리실리콘을 순차적으로 적층하여 스토리지노드 콘택플러그를 형성하고, 식각율이 다른 폴리실리콘을 순차적으로 식각하여 계단형의 비트라인 콘택홀을 형성한 후, 계단형의 비트라인 콘택홀에 비트라인을 형성함으로써 비트라인과 접촉하는 저항을 감소시키고 안정적인 비트라인 동작이 가능한 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판상에 활성 영역을 정의하는 소자분리막, 상기 활성 영역 및 상기 소자분리막 상부에 구비된 절연막, 상기 절연막을 식각하여 구비된 스토리지노드 콘택홀, 상기 스토리지노드 콘택홀 내에 식각률이 다른 물질이 적층되어 구비된 스토리지노드 콘택 플러그, 상기 스토리지노드 콘택 플러그를 식각하여 구비된 계단형 비트라인 콘택홀 및 상기 비트라인 콘택홀에 구비된 비트라인을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 활성 영역에 이온 주입을 실시하거나 폴리실리콘을 증착하여 구비된 랜딩 플러그를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각률이 다른 물질이 적층되어 구비된 스토리지노드 콘택 플러그는 상기 스토리지노드 콘택홀 내에 구비된 제 1 폴리실리콘 및 상기 제 1 폴리실리콘 상부에 구비된 제 2 폴리실리콘을 포함하되, 제 1 폴리실리콘은 상기 제 2 폴리실리콘보다 식각률이 더 낮은 것을 특징으로 한다.
바람직하게는, 상기 비트라인은 티타늄 질화막(TiN), 텅스텐(W) 및 하드마스크층이 적층된 구조인 것을 특징으로 한다.
바람직하게는, 상기 계단형 비트라인 콘택홀은 상기 비트라인 콘택홀의 하부의 너비 또는 CD는 상기 비트라인 콘택홀의 상부의 너비 또는 CD보다 좁게 구비된 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역 및 상기 소자분리막 상부에 상기 절연막을 형성하는 단계, 상기 절연막을 식각하여 상기 활성 영역을 노출하는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀 내에 식각률이 다른 물질을 순차적으로 증착하여 스토리지노드 콘택 플러그를 형성하는 단계, 상기 스토리지 노드 콘택 플러그를 식각하여 계단형 비트라인 콘택홀을 형성하는 단계 및 상기 비트라인 콘택홀에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 활성 영역에 이온 주입을 실시하거나 폴리실리콘을 증착하여 랜딩 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각률이 다른 물질을 순차적으로 증착하는 단계는 상기 스토리지노드 콘택홀 내에 제 1 폴리실리콘을 매립하는 단계, 상기 제 1 폴리실리콘 상부에 제 2 폴리실리콘을 매립하되, 제 1 폴리실리콘은 상기 제 2 폴리실리콘보다 식각률이 더 낮은 것을 특징으로 한다.
바람직하게는, 상기 계단형 비트라인 콘택홀을 형성하는 단계는 상기 비트라인 콘택홀의 하부의 너비 또는 CD는 상기 비트라인 콘택홀의 상부의 너비 또는 CD보다 좁게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 비트라인을 형성하는 단계는 상기 비트라인 콘택홀에 티타늄 질화막을 형성하는 단계, 상기 티타늄 질화막 상부에 텅스텐(W)을 형성하는 단계 및 상기 텅스텐(W) 상부에 하드마스크층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 스토리지노드 콘택플러그 형성 시, 식각율이 다른 폴리실리콘을 순차적으로 적층하여 스토리지노드 콘택플러그를 형성하고, 식각율이 다른 폴리실리콘을 순차적으로 식각하여 계단형의 비트라인 콘택홀을 형성한 후, 계단형의 비트라인 콘택홀에 비트라인을 형성함으로써 비트라인과 접촉하는 저항을 감소시키고 안정적인 비트라인 동작이 가능한 장점을 가진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(200) 상에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다. 구체적으로, 활성 영역(210)은 사선 방향으로 바(Bar) 형상의 아일랜드(island) 타입으로 배열되어 정의되며, 활성 영역(210)의 사이의 영역에 소자분리막(220)을 형성한다.
그리고, 활성 영역(210)의 길이 방향에 대하여 수직한 방향으로 교차하는 게이트(300)가 형성된다. 이러한 게이트(300)는 하나의 활성 영역(210)을 3 등분하되, 게이트(300)의 사이에 노출되는 활성 영역(210)의 양 외곽 영역에는 각각의 SNC(310, Storage Node Contack)가 형성되고, 활성 영역(210)의 중심부에는 BLC(320, Bitline Contact)가 형성된다. 그리고, BLC(320)와 연결되며, 게이트(300)와 수직 방향의 라인(Line) 타입으로 형성된 비트 라인(290)이 구비된다. 여기서, 비트 라인(290)은 SNC(310)의 사이에 형성된 비트 라인(290)의 하부는 길고 뾰족하게(역삼각형 형태) 형성되지 않고 계단형으로 형성됨으로써 저항을 감소시키고 반도체 소자 간에 오동작을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2의 X-X' 절단면을 도시한 것이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(200)상에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다.
구체적으로, 활성 영역(210)을 정의하는 소자분리막(220)을 형성하는 방법은 반도체 기판(200)에 활성 영역(210)을 정의하기 위해 상부에 마스크(미도시)로 하단의 반도체 기판(200)을 식각하여 트랜치(미도시)를 형성하고, 트랜치를 포함한 전면에 측벽 산화막(Wall Oxide)을 증착한다. 그 다음, 측벽 산화막을 포함한 전면에 라이너(liner) 질화막 및 라이너(liner) 산화막을 순차적으로 증착한다. 이때, 측벽 산화막은 상기 반도체 기판(200)의 실리콘(Si)을 산화(Oxidation)시켜 실리콘과 상기 라이너 질화막의 사이에 형성한다. 이때, 측벽 산화막은 상기 반도체 기판(200)의 실리콘(Si)과 상기 라이너 질화막의 스트레스를 감소시키는 역할을 한다. 또한, 실리콘을 산화(oxidation)하는 방식은 라디칼(Radical) 또는 건식(Dry) 방식으로 산화하는 것이 바람직하다.
다음에는, 반도체 기판(200) 내에 활성 영역(210)에 이온 주입하거나 폴리실리콘을 증착하여 랜딩플러그(230)를 형성한다.
그리고, 랜딩플러그(230) 및 소자분리막(220)의 상부에 제 1 절연막(240)을 형성한다. 이때, 제 1 절연막(240)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음으로, 제 1 절연막(240)의 상부에 감광막을 형성한 후, 스토리지노드 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 랜딩플러그(230)가 노출될 때까지 제 1 절연막(240)을 식각하여 스토리지노드 콘택홀(미도시)을 형성한다.
다음에는, 스토리지노드 콘택홀에 제 1 도전물질(250) 및 제 2 도전물질(260)을 순차적으로 매립하여 스토리지노드 콘택플러그(265)를 형성한다. 이때, 제 1 도전물질(250)은 제 2 도전물질(260)보다 동일한 시간에 대비하여 식각이 덜 되는 물질(식각률이 낮은 물질)인 것을 특징으로 한다. 여기서, 제 1 및 제 2 도전물질은 폴리실리콘(polysilicon)으로 형성하는 것이 바람직하다.
도 3c를 참조하면, 스토리지노드 콘택플러그(260) 및 제 1 절연막(240)의 상부에 제 2 절연막(270)을 형성한다. 이때, 제 2 절연막(270)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음에는, 제 2 절연막(270)의 상부에 감광막을 형성한 후, 비트라인 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 랜딩플러그(230)를 노출할 때까지 제 2 절연막(270), 스토리지노드 콘택플러그(265) 및 제 1 절연막(240)을 식각하여 비트라인 콘택홀(280)을 형성한다. 여기서, 비트라인 콘택홀(280) 형성 시, 스토리지노드 콘택플러그(265) 내에 식각률이 낮은 제 1 도전물질(250)은 식각률이 높은 제 2 도전물질(260) 보다 덜 식각되어 도시된 A와 같은 구조로 형성된다. 즉, 비트라인 콘택홀(280)의 너비가 달라짐에 따라 후속 공정에서 비트 라인의 하부가 길고 뾰족하게(역삼각형 형태) 형성되는 불량을 개선할 수 있으며, 그에 따른 저항성 불량을 개선할 수 있다.
도 3d를 참조하면, 비트라인 콘택홀(280)을 포함한 전면에 티타늄질화막(TiN), 텅스텐(W) 및 하드마스크층을 순차적으로 증착한 후, 평탄화 식각하여 비트라인 콘택플러그(미도시) 및 비트라인(290)을 형성한다. 여기서, 스토리지노드 콘택플러그(265)의 사이에 형성된 비트라인(290)의 하부는 길고 뾰족하게(역삼각형 형태) 형성되지 않고 계단형으로 형성됨으로써 저항을 감소시켜 반도체 소자 간에 오동작을 방지할 수 있다.
전술한 바와 같이, 본 발명은 스토리지노드 콘택플러그 형성 시, 식각율이 다른 폴리실리콘을 순차적으로 적층하여 스토리지노드 콘택플러그를 형성하고, 식각율이 다른 폴리실리콘을 순차적으로 식각하여 계단형의 비트라인 콘택홀을 형성한 후, 계단형의 비트라인 콘택홀에 비트라인을 형성함으로써 비트라인과 접촉하는 저항을 감소시키고 안정적인 비트라인 동작이 가능한 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 반도체 기판상에 활성 영역을 정의하는 소자분리막;
상기 활성 영역 및 상기 소자분리막 상부에 구비된 절연막;
상기 절연막을 식각하여 구비된 스토리지노드 콘택홀;
상기 스토리지노드 콘택홀 내에 식각률이 다른 물질이 적층되어 구비된 스토리지노드 콘택 플러그;
상기 스토리지노드 콘택 플러그를 식각하여 구비된 계단형 비트라인 콘택홀; 및
상기 비트라인 콘택홀에 구비된 비트라인
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 활성 영역에 이온 주입을 실시하거나 폴리실리콘을 증착하여 구비된 랜딩 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 식각률이 다른 물질이 적층되어 구비된 스토리지노드 콘택 플러그는
상기 스토리지노드 콘택홀 내에 구비된 제 1 폴리실리콘; 및
상기 제 1 폴리실리콘 상부에 구비된 제 2 폴리실리콘을 포함하되, 제 1 폴리실리콘은 상기 제 2 폴리실리콘보다 식각률이 더 낮은 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인은 티타늄 질화막(TiN), 텅스텐(W) 및 하드마스크층이 적층된 구조인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 계단형 비트라인 콘택홀은
상기 비트라인 콘택홀의 하부의 너비 또는 CD는 상기 비트라인 콘택홀의 상부의 너비 또는 CD보다 좁게 구비된 것을 특징으로 하는 반도체 소자. - 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성 영역 및 상기 소자분리막 상부에 상기 절연막을 형성하는 단계;
상기 절연막을 식각하여 상기 활성 영역을 노출하는 스토리지노드 콘택홀을 형성하는 단계;
상기 스토리지노드 콘택홀 내에 식각률이 다른 물질을 순차적으로 증착하여 스토리지노드 콘택 플러그를 형성하는 단계;
상기 스토리지 노드 콘택 플러그를 식각하여 계단형 비트라인 콘택홀을 형성하는 단계; 및
상기 비트라인 콘택홀에 비트라인을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6에 있어서,
상기 활성 영역에 이온 주입하거나 폴리실리콘을 증착하여 랜딩 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6에 있어서,
상기 식각률이 다른 물질을 순차적으로 증착하는 단계는
상기 스토리지노드 콘택홀 내에 제 1 폴리실리콘을 매립하는 단계;
상기 제 1 폴리실리콘 상부에 제 2 폴리실리콘을 매립하되, 제 1 폴리실리콘은 상기 제 2 폴리실리콘보다 식각률이 더 낮은 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6에 있어서,
상기 계단형 비트라인 콘택홀을 형성하는 단계는
상기 비트라인 콘택홀의 하부의 너비 또는 CD는 상기 비트라인 콘택홀의 상부의 너비 또는 CD보다 좁게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6에 있어서,
상기 비트라인을 형성하는 단계는,
상기 비트라인 콘택홀에 티타늄 질화막을 형성하는 단계;
상기 티타늄 질화막 상부에 텅스텐(W)을 형성하는 단계; 및
상기 텅스텐(W) 상부에 하드마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110107090A KR20130042927A (ko) | 2011-10-19 | 2011-10-19 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110107090A KR20130042927A (ko) | 2011-10-19 | 2011-10-19 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130042927A true KR20130042927A (ko) | 2013-04-29 |
Family
ID=48441390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110107090A KR20130042927A (ko) | 2011-10-19 | 2011-10-19 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130042927A (ko) |
-
2011
- 2011-10-19 KR KR1020110107090A patent/KR20130042927A/ko not_active Application Discontinuation
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