KR950013386B1 - 트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents
트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR950013386B1 KR950013386B1 KR1019910025623A KR910025623A KR950013386B1 KR 950013386 B1 KR950013386 B1 KR 950013386B1 KR 1019910025623 A KR1019910025623 A KR 1019910025623A KR 910025623 A KR910025623 A KR 910025623A KR 950013386 B1 KR950013386 B1 KR 950013386B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- electrode
- forming
- pattern
- trench
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 47
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000003860 storage Methods 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000012423 maintenance Methods 0.000 abstract 4
- 238000001704 evaporation Methods 0.000 abstract 1
- 238000004321 preservation Methods 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제 1 도는 오픈 비트 라인(Open Bit Line) 방식을 DRAM셀의 평면도.
제 2a 도 내지 2d 도는 제 1 도의 A-A'를 따라 절단한 본 발명의 제조단계를 나타낸 단면도.
제 3a 내지 제 3d 도는 제 1 도의 B-B'를 따라 절단한 본 발명의 제조단계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
a : 액티브 마스크 b : 게이트 전극 마스크
c : 트렌치 마스크 1 : 실리콘기판
2 : 소자분리 절연막 3, 3' : 소오스전극
4 : 드레인 전극 5 : 게이트전극
6 : 층간절연막 패턴 7 : 식각장벽층
7' : 식각장벽층 스페이스 7'' : 식각장벽층 패턴
8 : 제 1 감광막 패턴 9 : 전하보존 전극용 실리콘막
9' : 전하보존전극 10 : 제 2 감광막 패턴
11 : 캐패시터 유전체막 12 : 플레이트 전극
20 : 트랜치
본 발명은 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법에 관한 것으로, 특히 실리콘기판에 게이트 전극과 소오스 및 드레인 전극으로 구성된 MOSFET소자의 소오스 전극에 트렌치형 적층캐패시터가 접속된 반도체 기억장치 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 기억장치의 집적도 증가에 따라 단위셀이 구성되는 면적이 감소되면서 정보의 내용을 저장하는 캐패시터의 용량 확보를 위해 한정된 면적에서 최대한의 전하보존전극의 표면적을 얻어야 한다.
따라서, 본 발명의 목적은 반도체 기억장치의 캐패시터 용량을 극대화하기 위하여 실리콘 기판의 예정부분을 깊게파서 트랜치를 형성한 후, 트렌치 내부에 적층캐패시터를 형성하는 반도체 기억장치 및 그 제조방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 제조공정은 실리콘기판 예정부분에 게이터 전극과 소오스 및 드레인 전극으로 구성된 MOSFET소자의 소오스전극에 트렌치형 적층캐패시터가 접속된 반도체 기억장치의 제조방법에 있어서, 실리콘기판(1) 예정부분에 트렌치형 소자분리 절연막(2)을 예정깊이로 형성하고, 소오스 및 드레인전극(3, 4)와 게이트전극(5)을 형성하고, 상기 게이트 전극(5) 상부에 층간절연막 패턴(6)을 형성하는 공정과, 전반적으로 식각장벽층(7)을 증착하고, 트렌치 마스크(C)를 이용하여 제 1 감광막 패턴(8)을 형성하고, 상기 제 1 감광막 패턴(8)으로 노출된 식각장벽층(7)을 비등방성으로 식각하여 층간절연막 패턴(6)의 일부와 소오스전극(3)과 소자분리 절연막(2)을 노출하고, 게이트 전극(4) 측벽에는 식각장벽층 스페이서(7')를 형성하는 공정과, 상기 제 1 감광막 패턴(8)을 제거한 다음, 상기 층간절연막 패턴(6)과 식각장벽층 스페이서(7')와 소자분리 절연막(2)을 마스크로하여 소오스전극(3)의 노출 부위와 그 하부와 실리콘기판(1)을 식각하여 상기 소자분리 절연막(2)을 중심으로 대칭되게 각각 예정깊이의 트렌치(20, 20')를 형성하는 공정과, 전반적인 전하보존 전극용 실리콘막(9)을 증착하고, 상기 전하보존 전극용 캐패시터막(9)을 전하보존전극으로 하기 위해 불순물을 도핑하고, 상기 불순물 도핑으로 인하여 접촉된 실리콘기판 계면부(21)를 따라 일정깊이의 소오스전극(3')을 형성하는 공정과, 전반적으로 감광막을 코팅하여 에치백하므로써 트렌치(20, 20')내부에만 제 2 감광막 패턴(10)을 형성하고, 상기 제 2 감광막 패턴(10)을 이용하여 노출된 부분의 전하보존 전극용 실리콘막(0)을 식각한 다음, 상기 제 2 감광막 패턴(10)을 제거하여 각각의 소오스전극(3, 3')에 접촉된 전하보존전극(9')을 형성하는 공정과, 상기 전하보존전극(9')상에 캐패시터 유전체막(11)을 형성하고, 예정부분 플레이트전극(12)을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이러한 목적을 달성하기 위한 본 발명의 구조는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치에 있어서, 실리콘기판(1)의 예정부분에 예정깊이 형성된 소자분리 절연막(2)과, 상기 소자분리 절연막(2)을 중심으로 서로 대칭되게 예정깊이 형성된 각각의 트렌치(20, 20')의 일측부의 실리콘기판 계면부(21)를 따라 형성된 소오스전극(3')과, 상기 각각의 트렌치(20, 20')내부의 예정부분에 형성된 전하보존전극(9')과, 상기 전하보존전극(9')상부에 형성된 캐패시터 유전체막(11)과, 실리콘기판(1)상의 액티브 영역에 형성된 소오스, 드레인, 게이트전극(3, 4, 5)과, 상기 게이트전극(5)상부에 형성된 층간 절연막 패턴(6)과, 상기 게이트전극(6) 및 층간절연막 패턴(6)의 일측부에 형성된 식각 장벽층 스페이서(7')와, 상기 층간절연막 패턴(6)상부 일부분에 형성된 식각장벽층 패턴(7'')과, 상기 트렌치(20, 20')내부의 노출된 캐패시터 유전체막(11) 상부와, 노출된 소자분리 절연막(2) 상부와, 실리콘기판(1)상에 형성되어 노출된 식각장벽층 스페이서(7')와 층간절연막 패턴(6)상부 일부와 식각장벽층 패턴(7'')상부 일부에 걸쳐 형성된 플레이트전극(12)으로 구성된 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 1 도는 오픈 비트 라인(Open Bit Line)방식의 DRAM셀의 주요부분에 대한 평면도로서, 2개의 이웃하는 단위셀을 나타낸 것이며, 참조부호(a)는 액티브(Active) 마스크이고, 참조부호(b)는 게이트전극 마스크이고, 참조부호(c)는 전하보존전극이 접속되는 트렌치 마스크이다. 제조공정시에는 상기 트렌치 마스크(c)내에서 소자분리 절연막과 게이트전극 상부 및 측벽에 형성된 절연막에 의해 마스크 역할을 하므로써 자기 정렬방식의 트랜치 마스크가 된다
상기 트렌치 마스크(c)와 액티브 마스크(a)가 겹치는 부분은 소오스전극이 되면, 상기 게이트 전극 마스크(b)를 중심으로 상기 소오스전극과 반대쪽의 액티브영역에 드레인 전극이 형성되며, 상기 드레인전극에 비트선이 연결된다.
제 2a 내지 제 2d도는 제 1 도의 A-A'를 따라 절단한 본 발명의 제조단계를 나타낸 단면도이고, 제 3a 내지 3d 도는 제 1 도의 B-B'를 따라 절단한 본 발명의 제조단계를 나타낸 단면도로서, 상기 제 3a 내지 제 3d도는 상기 제 2a 내지 2d와 단지 절단선에 따른 차이일 뿐으로 그 제조단계는 동일한 바, 본 명세서에서는 제 2a 내지 2d도를 중심으로 하여 설명한다.
제 2a 및 3a 도는 실리콘기판(1)의 트렌치형 소자분리 절연막(2)을 예정깊이로 형성하고, 소오스 및 드레인전극(3 및 4)과 게이트 전극(5)을 형성하고, 상기 게이트 전극(5) 상부에 전극(5) 상부에 층간 절연막 패턴(6)을 형성한 상태를 나타낸 단면도로서, 상기 층간 절연막 패턴(6)은 하기 공정중 층간절연 및 적층캐패시터 형성을 위한 실리콘기판(1) 식각시 마스크 역할을 한다.
제 2b 및 3b 도는 전반적으로 식각장벽층(7)을 증착하고, 트렌치 마스크(c)를 이용하여 제 1 감광막 패턴(8)을 형성한 상태를 나타낸 단면도로서, 상기 식각장벽층(7)은 상기 층간 절연막 패턴(6)과 더불어 하기 공정중 실리콘기판(1) 식각시 마스크 역할을 한다.
제 2c 도 및 3c 도는 상기 제 1 감광막 패턴(8)으로 노출된 식각장벽층(7)을 비등방성으로 식각하여 층간절연막 패턴(6)의 일부와 소오스전극(3)과 소자분리 절연막(2)을 노출하고, 상기 제 1 감광막패턴(8)에 노출되지 않은 식각장벽층(7)은 층간 절연막패턴(6)의 일부와 실리콘기판(1)상의 일부에 식각장벽층 패턴(7'')으로 남아있고, 게이트전극(4) 일측벽에는 식각장벽층 스페이서(7')를 형성하고, 상기 제 1 감광막 패턴(8)을 제거한 다음, 상기 층간절연막 패턴(6)과 식각장벽층 스페이서(7')와 소자분리 절연막(2)을 마스크로하여 소오스전극(3)의 노출부위와 그 하부의 실리콘기판(1)을 식각하여 상기 소자분리 절연막(2)을 중심으로 서로 대향되게 각각 예정깊이의 트렌치(20, 20')를 형성하되, 상기 실리콘기판(1)을 식각하여 형성된 각각의 트렌치(20, 20')의 깊이는 소자분리 절연막(2)이 형성된 깊이보다 반드시 깊지않게 형성하여야 하고, 상기 트렌치(20)와 트렌치(20')는 소자분리 절연막(2)을 중심으로 대칭되는 구조이고, 상기 각각의 트렌치(20, 20')의 일측부와 하단부(21)에는 실리콘기판(1)이 노출되고, 다른 일측부(22)에는 소자분리 절연막(2)이 노출된 상태이고, 전반적은 전하보존 전극용 실리콘막(9)을 증착하되, 상기 전하보존전극용 실리콘막(9)은 액티브 영역위에 형성된 게이트전극(5)과 가까운 쪽의 트렌치(20,20')내부에서는 실리콘기판(1)과 접촉되고(참조부호21), 나머지 부분에서는 소자분리 절연막(2)과 접촉되고(참조부호 22), 상기 전하보존 전극용 실리콘막(9)을 전하보존 전극으로 하기 위하여 불순물을 도핑하되, 상기 불순물 도핑은 상기 전하보존 전극용 실리콘막(9)을 증착시 인-시투(In-Situ) 공정으로 불순물을 도핑할 수도 있고 증착후 불순물을 도핑할 수 있고, 또한 불순물 도핑으로 접촉된 실리콘기판 계면부(21)로 불순물이 도핑되어 일정깊이의 소오스전극(3')을 형성한 후, 전반적으로 감광막을 코팅하여 에치 백(Etch Back)하므로써 적층캐패시터가 형성되는 트렌치(20, 20')내부에만 제 2 감광막 패턴(10)이 형성된 상태를 나타낸 것이다.
제 2d 및 3d 도는 상기 제 2 감광막 패턴(10)을 이용하여 노출된 부분의 전하보존 전극용 실리콘막(9)을 식각한 다음, 상기 제 2 감광막패턴(10)을 제거하여 각각의 소오스전극(3, 3')에 접촉된 전하보존전극(9')을 형성하되, 상기 전하보존전극(9')은 소자분리 절연막(2)을 중심으로 서로 분리되어 형성되어 있고, 상기 전하보존전극(9')상에 캐패시터 유전체막(11)을 형성하고, 예정부분 플레이트 전극(12)을 형성하여 소오스전극(3, 3')에 트렌치형 적층캐패시터가 형성된 것을 나타낸 것이다.
상술한 바와 같이 본 발명에 의하면 트렌치형 소자분리 절연막의 깊이를 트렌치형 적층캐패시터의 깊이보다 깊게 형성하므로써, 이웃하는 셀과 셀사이의 누설전류를 극소화할 수 있고, 게이트 전극과 소자분리 절연막을 이용한 자기정렬방식에 의해 적층캐패시터가 형성되는 트렌치를 형성하므로써, 트렌치 내부의 둘레를 최대화하여 캐패시터의 용량을 극대화할 수 있다.
Claims (6)
- 실리콘기판 예정부분에 게이트 전극과 소오스 및 드레인 전극으로 구성된 MOSFET소자의 소오스전극에 트렌치형 적층캐패시터가 접속된 반도체 기억장치의 제조방법에 있어서, 실리콘기판(1) 예정부분에 트렌치형 소자분리 절연막(2)을 예정깊이로 형성하고, 소오스 및 드레인전극(3,4)과 게이트전극(5)을 형성하고, 상기 게이트전극(5) 상부에 층간절연막패턴(6)을 형성하는 공정과, 전반적으로 식각장벽층(7)을 증착하고, 트렌치 마스크(C)를 이용하여 제 1 감광막 패턴(8)을 형성하고, 상기 제 1 감광막 패턴(8)으로 노출된 식각장벽층(7)을 비등방성으로 식각하여 층간절연막 패턴(6)의 일부와 소오스전극(3)과 소자분리 절연막(2)을 노출하고, 게이트 전극(4) 측벽에는 식각장벽층 스페이서(7')을 형성하는 공정과, 상기 제 1 감광막 패턴(8)을 제거한 다음, 상기 층간절연막 패턴(6)과 식각장벽층 스페이서(7')와 소자분리 절연막(2)을 마스크로하여 소오스전극(3)의 노출부위와 그 하부의 실리콘기판(1)을 식각하여 상기 소자분리 절연막(2)을 중심으로 대칭되게 각각 예정깊이 트렌치(20, 20')을 형성하는 공정과, 전반적으로 전하보존 전극용 실리콘막(9)을 증착하고, 상기 전하보존 전극용 실리콘막(9)을 전하보존전극으로 하기 위해 불순물을 도핑하고, 상기 불순물 도핑으로 인하여 접촉된 실리콘기판 계면부(21)에 따라 일정깊이의 소오스전극(3')을 형성하는 공정과, 전반적으로 감광막을 코팅하여 에치백하므로써 트렌치(20, 20')부에만 제 2 감광막 패턴(10)을 형성하고, 상기 제 2 감광막 패턴(10)을 이용하여 노출된 부분의 전하보존전극용 실리콘막(9)을 식각한 다음, 상기 제 2 감광막 패턴(10)을 제거하여 각각의 소오스전극(3, 3')에 접촉된 전하보존전극(9')을 형성하는 공정과, 상기 전하보존전극(9')상에 캐패시터 유전체막(11)을 형성하고, 예정부분 플레이트전극(12)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 실리콘기판(1) 식각공정으로 형성된 트렌치(20, 20')는 상기 트렌치용 소자분리 절연막(2)이 형성된 예정깊이보다 깊지않게 형성함을 특징으로 하는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 전하보존전극용 실리콘(9)에 불순물 도핑은 상기 전하보존전극용 실리콘막(9)증착시 인-시투 공정으로 불순물을 도핑하는 것을 포함하는 것을 특징으로 하는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치의 제조방법.
- 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치에 있어서, 실리콘기판(1)의 예정깊이 형성된 소자분리 절연막(2)과, 상기 소자분리 절연막(2)을 중심으로 서로 대칭되게 예정깊이 형성된 각각의 트렌치(20, 20')의 일측부의 실리콘기판 계면부(21)를 따라 형성된 소오스전극(3')과, 상기 각각의 트렌치(20, 20')내부의 예정부분에 형성된 전하보존전극(9')과, 상기 전하보존전극(9')상부에 형성된 캐패시터유전체막(11)과, 실리콘기판(1)의 액티브 영역에 형성된 소오스, 드레인, 게이트전극(3, 4, 5)과, 상기 게이트전극(5) 상부에 형성된 층간 절연막패턴(6)과, 상기 게이트전극(5) 및 층간 절연막 패턴(6)의 일측부에 형성된 식각 장벽층 스페이서(7')와, 상기 층간절연막 패턴(6)상부 일부분에 형성된 식각장벽층 패턴(7'')과, 상기 트렌치(20, 20')내부의 노출된 캐패시터 유전체막(11)상부와, 노출된 소자분리 절연막(2) 상부와, 실리콘기판(1)상에 형성되어 노출된 식각장벽층 스페이서(7')와 층간절연막 패턴(6)상부 일부와 식각장벽층 패턴(7'')상부 일부에 걸쳐 형성된 플레이트 전극(12)으로 구성된 것을 특징으로 하는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치의 제조방법.
- 제 4 항에 있어서, 트렌치(20, 20')의 깊이는 소자분리 절연막(2)이 형성된 예정깊이보다 깊지않게 형성함을 특징으로 하는 트렌치형 적층캐패시터 구조를 갖는 반도체 기억장치.
- 제 4 항에 있어서, 전하보존전극(9')은 소자분리 절연막(2)에 의하여 분리되어 있는 것을 특징으로 하는 트렌치형 적층캐패시터 구조를 가즌 반도체 기억장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910025623A KR950013386B1 (ko) | 1991-12-31 | 1991-12-31 | 트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910025623A KR950013386B1 (ko) | 1991-12-31 | 1991-12-31 | 트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015011A KR930015011A (ko) | 1993-07-23 |
| KR950013386B1 true KR950013386B1 (ko) | 1995-11-02 |
Family
ID=19327106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910025623A KR950013386B1 (ko) | 1991-12-31 | 1991-12-31 | 트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950013386B1 (ko) |
-
1991
- 1991-12-31 KR KR1019910025623A patent/KR950013386B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015011A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5143861A (en) | Method making a dynamic random access memory cell with a tungsten plug | |
| KR100437551B1 (ko) | 디램(dram)셀및그제조방법 | |
| US20080111194A1 (en) | Semiconductor device including a finfet | |
| JPH0365905B2 (ko) | ||
| JP3450682B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR940005729B1 (ko) | 디램셀의 제조방법 및 구조 | |
| US6037209A (en) | Method for producing a DRAM cellular arrangement | |
| KR20090008675A (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| KR960006718B1 (ko) | 반도체 기억장치의 커패시터 및 그 제조방법 | |
| KR950013386B1 (ko) | 트렌치형 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| KR930004985B1 (ko) | 스택구조의 d램셀과 그 제조방법 | |
| KR100275599B1 (ko) | 트렌치 캐패시터의 형성 방법 | |
| KR100228344B1 (ko) | 반도체 장치의 전하저장전극 형성방법 | |
| KR970003169B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR940000503B1 (ko) | 다이나믹 랜덤 억세스 메모리 셀의 제조방법 | |
| KR910008122B1 (ko) | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| KR100266010B1 (ko) | 캐패시터형성방법 | |
| KR100215896B1 (ko) | 디램 셀의 구조 및 그 제조방법 | |
| KR950011640B1 (ko) | 디램셀 구조 및 제조방법 | |
| KR910007019B1 (ko) | 반도체 기억소자의 제조방법 | |
| KR940007389B1 (ko) | 반도체 메모리 장치의 캐패시터 제조방법 | |
| KR100269626B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR960001952B1 (ko) | 스택형 트렌치 캐패시터의 제조방법 | |
| KR100396688B1 (ko) | 반도체메모리장치의제조방법 | |
| KR950012551B1 (ko) | 디램 셀의 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051019 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |