TW402807B - Reduced parasitic leakage in semiconductor devices - Google Patents
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- 230000003071 parasitic effect Effects 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title description 3
- 238000009792 diffusion process Methods 0.000 claims abstract description 43
- 239000003990 capacitor Substances 0.000 claims abstract description 36
- 239000002019 doping agent Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 23
- 238000011049 filling Methods 0.000 claims description 13
- 230000002079 cooperative effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000003860 storage Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 101000905241 Mus musculus Heart- and neural crest derivatives-expressed protein 1 Proteins 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000005388 borosilicate glass Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002309 gasification Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000005365 phosphate glass Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 235000015170 shellfish Nutrition 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 BPSG Substances 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052778 Plutonium Inorganic materials 0.000 description 1
- 206010036790 Productive cough Diseases 0.000 description 1
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000009933 burial Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910001922 gold oxide Inorganic materials 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- OYEHPCDNVJXUIW-UHFFFAOYSA-N plutonium atom Chemical compound [Pu] OYEHPCDNVJXUIW-UHFFFAOYSA-N 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 210000003802 sputum Anatomy 0.000 description 1
- 208000024794 sputum Diseases 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
A7 B7 五、發明説明(,) 發明領域: 本發明俗關於裝置及裝置之製造,更特別的是,傜關 於一溝渠電容記億單格。 發明背景: 積體電路(ICS)使用儲存電荷用之電容。例如,記億 體裝置,包括動態RAMs(DRAMs)之隨機存取記億體(RAMs) ,儲存電荷於一電容中。在電容中之電荷位準Γ 〇 ”或” 1") 代表一資料位元。 一 f) R Α Μ 1 C包含一由列與行互相連接而成之記億單格陣 列,典型地,列舆行之連接通常分別被稱為字元線及位 元線。自記億單格讀取資料或將資料寫入記億單格偽由 啓動適當之字元線及位元線而達成。 經漓部中央標準局貝工消费合作社印裝 ("先閱讀背面之注意事項再填«?本頁) 一 DRAM記憶單格通常包含一金颶氧化半導體場效應電 晶體(Μ 0 S F E T )與電容相連。電晶體包含一閘極及第一及 第二擴散區域。第一及第二擴散區域傷依據電晶體之操 作而分別稱為汲極及源極。為了方便,名稱汲極及源極 可互相對調。電晶體之閘極與字元線耦合,而源極則與 位元線耦合。電晶體之汲極偽耦合至電容或儲存節點。 施加一適當之電壓至電晶體上之閘開關,形成一至電容 之導電路徑。當關閉電晶體時,亦關閉了導電路徑。 溝渠電容常常使用於DRAMs。溝渠電容偽一形成於矽 基Η中之三維結構。傳統溝渠電容包含一蝕刻進入基片 之溝渠。溝渠通常是由η +摻雜多晶所填充,作為電容之 一板(電容在比稱為儲存節點)。電容之第二板偽稱為” 本纸張尺度適用中國國家#準(CNS ) Λ4现#, ( 1 402807 ΑΊ Β7 經漭部中央標準局負工消费合作社印製 五、發明説明( > ) 1 1 埋 m 板 " 9 偽由例如自- -摻雜源往外擴散Γ +摻雜進入環 1 1 繞 溝 渠 之 低 部 分 所 形 成 〇 提 供 一 介 電 層 來 分 隔 形 成 電 容 1 1 之 兩 板 Ο 為 了 避 免 或 減 少 延 溝 渠 上 部 分 之 寄 生 漏 電 至 —‘ 請 1 先 1 可 接 受 的 程 度 > 在 其 中 提 供 —* 夠 厚 之 氣 化 環 氧 化 環 通 閱 讀 1 常 厚 的 是 以 減 少 寄 生 漏 電 到 少 於 每 E30 早 格 1 f A之大小。 背 1 I 之 1 持 續 地 要 求 縮 小 裝 置 已 經 促 進 了 具 有 較 大 密 度 及 較 小 注 意 1 事 1 特 性 尺 寸 及 αο 早 格 區 域 之 DR AM 設 計 〇 例 如 > 設 計 規 則 已 至 項 1 0 . 2 5 Μ ΙΒ縮小至約為〇 .1 2n in或更低。 在較小之基則時, 在 填 寫 本 1 裝 儲 存 節 點 擴 散 及 埋 m 板 之 間 之 垂 直 寄 生 Μ 0 S F ET 漏 電 之 控 頁 1 I 制 變 得 有 問 題 9 這 是 因 為 較 小 的 溝 渠 尺 寸 之 關 偽 〇 這 1 1 是 因 為 較 小 溝 渠 開 P 需 要 一 對 應 之 環 厚 的 減 少 以 促 進 溝 - 1 1 渠 之 镇 充 〇 妖 /\\\ 而 * 為 了 減 少 寄 生 漏 電 到 低 於 一 可 接 受 程 1 - 訂 度 9 環 厚 需 約 為 2 5 至 7 0 n 5 il 是 根 據 電 壓 操 作 情 況 〇 如 1 此 之 厚 環 阻 礙 了 較 小 溝 渠 之 填 充 〇 1 | 另 一 個 減 少 産 生 漏 電 之 技 術偽增加電 晶 體 之 井 之 摻 雜 濃 1 度 〇 然 而 , 提 昇 摻 雜 濃 度 增 加 耗 盡 區 中 之 電 場 9 造 成 接 1 ! 合 漏 電 之 高 度 增 加 〇 這 持 別 符 合 於 當 矽 中 有 結 晶 缺 陷 時。 A I 在 上 述 的 討 論 中 9 最 好 是 提 供 具 有 低 寄 生 漏 電 之 小 溝 1 | 渠 電 容 〇 1 1 發 明 概 述 : 1 I 本 發 明 傜 關 於 溝 渠 電 容 記 憶 C30 単 格 〇 根 據 一 實 施 例 > 假 1 1 使 提 供 擴 散 區 於 與 環 區 相 鄰 之 基 片 中 1 則 擴 散 區 與 環 區 1 1 白 動 調 齊 〇 擴 散 區 增 加 寄 生 M0 SF E T 電 晶 體 之 閘 極 臨 限 電 1 I m > 此 閘 極 臨 限 電 壓 係 由 節 點 擴 4 - 散 , 埋 m 板 > 及 環 所 産 1 1 1 1 1 1 本*氏认乂度適用中國國家標皁(CNS ) ( 2Ι0Χ 2<) 402807 A7 B7 五、發明説明(今) 生。藉由增加閛榷臨限電壓,可在電容中使用一薄環, 目同時逹到所要之漏電程度。 圖式之描述: 第1圖顯示一傳統溝渠電容DARM單格; 第2圖顯示根據本發明之一實施例之溝渠電容DRAM單 格; 第3 a - e圖顯示根據本發明之一實施例用於形成溝渠電 容DRAM單格之一程序。 本發明之描逑: 本發明傜關於使用於一積體電路UC)中之溝渠電容記 億單格^ 1C包含,例如,一隨機存取記億體(RAM), — 動態隨機存取記億體(DRAM),或一同步DRAM(SDRAM)。例 如待定應用IC ASIC, DRAM -邏輯結合電路(嵌合式DRAM), 或其他邏輯電路亦很有用。 通常可在晶圓上並聯地形成數個ICs。在製程完成後, 晶圓被切割以分離I C成為各體晶Η。接箸封装晶片,以 産生成品_,用在消費産品中,例如電腦糸统,行動電話 ,個人數位肋理(PDA),及其他電子成品。 參考第1 使用於η通道M0SFET之傳統溝渠電容 DRAM單格1Π0被顯示以促進本發明之討論。此種傳統溝 渠電容DRAM單格係描述於Nesbit所著作之”具有自行調 齊埋藏條之 0.6// rrf 256Mh 溝渠 DARM單格("A0.6// rrf256 M h Trench DRAM Cell With Self-Aligned Buried S t - -5- 本纸張尺度適用中國國家橾準(CNS ) ( 210x 297公灯) -I I I I I - IV - - - I ^--T____I _\ 1 ^ /.t\ \ (請先閱讀背而之注意事項再填寫本頁) - * 經滴部中央標苹局貝工消费合作社印裝 經满部中央標卑局員工消f合作社印裝 402807 Μ Β7 五、發明説明(4 ) r a P ),在此提及以供参考。單格陣列通常係由字元線及 位元線相連接以形成一 D A R Μ晶片。 DRAM單格100包含一形成於基Κ 101中之溝渠電容160, 溝渠通常由重摻雜之η摻雜之多晶矽所填充。多晶係作 為電容之一板,稱為"儲存節點"。由η型摻雜劑所摻雜 之埋藏板165環繞溝渠之低部分。在溝渠之上部分中具 有一環168用以減少寄生漏電。節點介電163分離電容器 之兩板。包含η型摻雜劑之埋藏井170傜提供用於連接 在陣列中之DRAM單格之埋藏板。埋藏井上方具有一 Ρ井 ]73。P井提供用於低漏電riFET之適當操作之正確的摻雜 型及濃度。 HR AM單格亦包含一電晶體110。電晶體包含一閘極112 ,一源極,及一包含η型摻雜劑之汲極11 4擴散區。如 前所述,源極及汲極之設定偽依電晶體之操作而決定。 閘極代表一字元線。因為字元線的閘極與電容器相連接 ,所以通常被稱為”活性字元線"。電晶體至電容器之連 接傜經由一擴散區域125而達成,被稱為”節點擴散 提供一淺溝渠隔離(STI)180用來隔離DRAM單格及其他 單格或裝置。如圖所示,字元線120偽形成於溝渠上方 並&以STI與溝渠隔離。字元線120傜稱為"通過字元線” ,此種結構係稱為祈II位元線之架構。 中間位準介電層1 8 9傺形成於字元線一方。一導電層, 代表位元線,偽形成於中間位準介電層之上方。提供字 元線接觸開口 1 8 β於中間位準介電層中以使擴散1 1 3與位 本纸張尺度適用中國國家標準((AS ) A4ML仏(2丨0X297公片) (誚先閲讀背而之注意事項乔填寫本页) '^水 402807 A7 B7
部屮决椋"而只T,消於合的社印V 五、發明説明 ( r ) 1 I 元 線 1 9 0相接觸。 1 1 如 前 所 述 産 生 較 小 溝 渠 尺 寸 之 較 小 基 則 需 要 細環 以 1 1 致 能 多 晶 對 溝 渠 之 填 充 〇 妖 而 9 允 許 較 小 溝 渠 填 充之 細 ,—\ 請 1 先 1 環 可 能 不 適 合 用 來 減 少 寄 生 漏 電 至 __* 所 要 位 準 〇 閱 1 I 參 考 第 2 圖 t 顯 示 了 根 據 本 發 明 之 溝 渠 電 容 DRAM 單 格 背 面 1 I 之 1 2 0 〇 〇 如圖所示, 溝渠電容1 60係 形 成 於 一 基 Η 1 0 1中〇 一 注 意 1 事 1 儲 存 節 點 1 6 1俗由具有第- -導電性之重摻雜多晶矽所填充 項 再 1 〇 在 " 實 施 例 中 , 第 一 導 電 性 偽 η 型 i 其 中 η 型 摻雜 劑包 填 寫 / V 本 衣 含 y 例 如 5Φ (A S ) 或 硫 (P )〇 -* η 型摻雜埋藏板環繞溝渠 頁 1 1 之 低 部 分 » 分 離 儲 存 節 點 及 埋 藏 板 的 偽 一 節 點 介 電層 2 6 3 〇 1 1 在 基 Η 表 面 下 方 提 供 有 一 η 型 埋 藏 井 2 7 〇 〇 在埋藏η - 1 1 井 中 之 最 高 摻 雜 劑 濃 度 % 在 埋 m 板 之 上 方 以 便 將 其連 接 1 - 訂 於 陣 列 中 DR AM αο 早 格 之 埋 藏 板 〇 在 埋 藏 η 井 上 方 一包 含 1 具 有 第 二 導 電 性 之 摻 雜 劑 之 摻 雜 區 〇 在 一 實 施 例 中, 第 1 I 二 導 電 性 偽 P 型 > 包 含 了 如 硼 之 摻 雜 劑 Ρ井之摻雜區 1 偽 用 來 提 供 適 田 的 陣 列 電 晶 體 之 摻 雜 > 通 常 井 中 具有 約 1 1 3 - 8 X 1 0 1 7 C πΓΞ s之最高摻雜濃度。 I 在 溝 渠 之 上 部 分 中 提 供 有 介 電 環 〇 環 包 含 5 例 如, 由 1 I T E 0S 之 分 解 而 形 成 之 氯 化 物 〇 環 偽 擴 散 區 2 2 5及埋藏板 1 1 之 間 之 寄 生 Μ0 S F ET之 閘 氣 化 物 j 形 成 一 寄 生 電 晶 體,其 1 I 閘 極 係 由 溝 渠 中 之 摻 雜 多 晶 矽 所 代 表 〇 因 此 ϊ 環 夠厚 以 1 1 便 提 高 寄 生 電 晶 體 之 閘 極 臨 界 電 壓 (V Τ )C 1 1 根 據 本 發 明 之 一 實 施 例 ) 在 與 溝 渠 電 容 之 環 區 相鄰 之 1 I 基 片 中 提 供 擴 散 區 2 6 9〇 擴散區包含具有與埋藏板及 -7- I 1 1 1 1 1 本紙张尺度滴用中阉囤家標彳(rNS ) Λ4规招(210X 297公犮) 402807 Αν _ B7 五、發明説明(“) 擴散區225相反之導電性之摻雜劑。在一實施例中,擴散 區269包含P型摻雜劑,如硼。在擴散區中硼之濃度係高
I 到足以增加寄生電晶體之V τ以便減少漏電流。在一實 施例中,硼濃度偽介於5 X 1 0 π至2 X 1 0识c nr3之範圍内 。擴散區269使得能夠使用細環而不會造成過大之寄生漏 電流。 D R A Μ單格更包含一具有閘極1 1 2 ,源極1 1 3 ,及汲極1 1 4 之電晶體110。汲極及源極偽由植入η型摻雜劑,例如硫 所形成。電晶體與電容之連接傜藉由節點擴散1 2 5所達成。 為了隔離DRAM單格及其他裝置或陣列中之單格,提供 一淺溝渠隔離(STI)280。一由STI隔離之通過位元線傜 包含於溝渠之上以形成一折疊位元線之結構,其他種類 之位元線結構,例如開或開折叠亦可被使用。 在字元線上的俗一中間位準介電層2 8 9。中間位準介 電包含,例如,摻雜之矽玻璃,如矽硼磷酸玻璃(BPSG) 。其他種類之摻雜矽酸玻璃,如磷酸玻璃(PSG)或硼矽 酸玻璃(BSG)皆是有用的。或者也可使用未經摻雜之矽 酸玻璃,如TE0S。在介電層上形成一位元線,藉由位元 線接觸開口來接觸源極。接逹DRAM單格係由提供適當的 電壓至字元線及位元線來達成,使得能夠將資料寫入溝 渠電容或是自溝渠電容讀取。 第3a-e圖顯示根據一實施例用於形成DRAM單格之製程 。如所描述,製程形成η通道DRAM單格。然而,熟悉本 領域之技藝人士可了解的是製程亦可用來形成P通道 DRAM單格。 參考第3a圖,提供基Η 301及製造於其上之DRAM單格。 本纸張尺度诚用中國®家標肀.((’NS ) Λ4規格(21〇X 297i^T ) (請先閱讀背面之注意事項再填寫本頁) 裝_ -11 經漪部中央標隼局員工消費合作社印裝 402807 A7 B7 五、發明説明(7 ) 基H,例如,偽一矽晶圓。其他基片,如絶緣體上之矽 (s ο I)或其他半導體材料亦很有用。例如,基Η可以以 一預定導電性之摻雜劑輕摻雜或重摻雜以達成所要的電 氣特性。基Η之主要表面並不重要而任何適當的取向亦 是有用的,例如(100),(11〇),或(111)。在一範圍實施 例中,基片傜以P型摻雜(P-),例如硼,來輕摻雜。硼 之濃度約為1-2X1 〇16cm_3。基Η中亦形成有一包含磷或 砷摻雜劑之η型埋藏井370。已知有各種用於埋·井之技 術。η型摻雜劑之最高濃度,約為1 X 1 017至2 X 1 0 18c m_3 ,偽置放於基片區中,位於隔離環氧化物之底部。 襯墊疊3 9 5偽形成於基Μ表面上。襯墊叠包含,例如,一 襯塾氣化層3 9 6 , —磨光阻丨h層3 9 7,及一硬光罩層3 9 7。 磨光停lh層包含,例如,氮化物,而硬光罩包含TE0S。 其他材料,例如B P S G , B S G ,或S A U S G亦可用於硬光罩層。 硬光罩層傜使用傳統石板印刷技術來製作圖案以界定 用於形成儲存溝渠之一區3 1 5。此種技術包含澱積一光阻 層399並選擇性地將其曝露於曝露源及光罩。根據光阻是 正型或負型光阻,光阻之曝露或非曝露部分俗在發展階 段被移除。結果,在區315中之襯墊畳並未被光阻層保護 。接著移除區315中之襯墊《(硬光罩,襯墊氮化物,及 襯墊氧化物),曝露其下之矽基Η。搛墊堆簦層之移除係 藉由,例如,反應離子蝕刻而達成(RIE)。 棺入摻雜劑進入基Η以增加垂直寄生電晶體之臨界電 壓(vT),使用光附及襯墊埋叠層作為植入光罩。植入基 -9 - 本纸張尺度適用中國國家標準(CNS ) Λ4%#, ( 210χπ7公兑) (詞先閱讀背面之注意事項再填寫本頁 装. 、1Τ 402807 A7 B7 妗淖部屮"#卑兵τ_消粉合竹ίι印ν· 五、發明説明 ( ί ) 1 1 Η 中 之 摻 雜 劑 之 導 電型 係 與用 於埋 藏 板之 導 電 型相 反。 1 1 在 . 實 施 例 中 9 導 電型 偽 P型 ,包 含 了 B 摻 雜 劑。 植入 1 1 係 以 足 夠 之 能 量 及 劑量 來 執行 以在 溝 渠電 容 之 環區 中找 ,s 1 先 1 出 硼 摻 雜 劑 之 最 高 濃度 因此 可以 增 加寄 生 電 晶體 之V τ 閱 讀 1 1 , 進 而 減 少 寄 生 漏 電至 所 要位 準。 寄 生漏 電 被 減少 到小 背 面 1 I 之 1 於 或 等 於 If a / οα 单 格 。在 一 實施 例中 » 能量 及 劑 量俗 2 0 0 - 注 意 1 事 1 3 5 0 k e V 在 約 1 . 5 - 3 . 5 X 1 0 1 3 C ΠΓ2 且最好是2 2 0 -3 0 0 k e V在 項 再 1 約 1 . 5- 2 . 5X1 0 1 3 C VT2 〇 如此, 寄生電晶體V T 調節 植入像 填 寫 本 ( 、裝 有 利 地 白 行 調 齊 〇 即, V π 「植入使用襯墊堆叠作為植入光 頁 、y 1 I 罩 > 而 因 不 需 要 額 外的 光 蝕刻 步驟 來 形成 擴 散 區。 1 1 在 植 入 後 移 除 光阻 層 〇接 著對 基 片進 行 夠 久之 退火 I 操 作 以 便 將 硼 摻 雜 劑側 地 擴散 出溝 渠 區, 形 成 擴散 區369 1 ' 訂 〇 如 所 見 > 擴 散 區 3 6 9側向延伸超過代表溝渠側壁之垂直 1 虛 線 36 8延ft _超過虛線之擴散區部分俗用來增加寄生電晶 1 I 體 之 V Ί ,〇 退火係足以自側壁驅動摻雜劑約2 0- 150η Β長(由 1 | 虛 線 3 6 8所示) 〇 通 常, 退 火約 為 850 至 950 °C 且 維持 1至10 1 1 分 鐘 » 最 好 是 約 85 0°C且雒時5 分鐘。 快速熱退火(RTA)亦 I 很 有 用 〇 1 1 參 考 第 3 B 圖 9 用 於形 成 溝渠 電容 DRAM 單 格 之 製程 繼缠 1 1 下 去 5 且 偽 使 用 傳 統技 術 0此 種技 術 像描 述 於 如N e s b i t 1 I 等 所 箸 之 ”具有自行調齊埋藏條之- -0 .6 μ nf 2 5 6 M b溝渠 1 1 1) R AM DO 単 格 -( A 0 . 6 >u nf 2 56Mb T r e n c h DRAM C el 1 W i t h 1 1 S e If -A 1 i gn e d Β 11 r i e d St rap) 。使 用 襯墊 堆 叠 作為 RI E 1 I 光 罩 來 執 行 各 向 異 性之 蝕 刻, 如RI E〇 R I E移 除 基Η 材料 1 1 以 形 成 深 溝 渠 30 3, 如圖所示, 擴散區3 6 9仍 留 在將 形成 1 I - 10- 1 1 本紙仏尺度述ifl中國1¾家標彳(rNS ) Λ4規格(2!0、X 297公f ) 402807 A7 B7 五、發明説明(9 ) 環之基片區中。因為具有植入離子之基Η區偽由RIE移 除,所以不用考慮裝置在活性區中之植入損害。如此, 植入並不損害埋藏條接合漏電,而不像會産生矽瑕痰之 毯式植入。 參考第3C_,形成一 η型埋藏板355。埋藏板傷《由, 例如,提供一摻雜源及往外擴散摻雜劑進入基Η而形成 。這包含以一層砷矽酸玻璃(ASG)襯墊溝渠作為摻雜劑 源。 一 1E0S細層傷形成於ASG之上。TEOS確保填充溝渠之 光阻之黏合。接箸以光阻填充溝渠。然後將光阻形成凹 口,並曝露溝渠上部分中之AS G層。曝露之AS G僳由一濕蝕 刻製程移除。光阻的剩餘部分則自對ASG有選擇性之溝渠 中移除。包含TEOS之介電層傺澱積在溝渠上。TEOS層避 免As自行摻雜曝露之矽側壁之上部分。執行退火過程以 自ASG往外擴散As進入矽中,而産生一埋藏條3 6 5。其他 形成埋藏板之技術亦很有用。 在晶圓表面上形成一介電層363,覆蓋溝渠之内部。 介電層作為節點介電,用來分離電容板。在一實施例中 ,介電層包含一澱積之氮化物及其後之氧化物。氮化物層 偽由在FTP工具中之CVD形成。之後在約900 °C之溫度下生 長熱氧化物。氮化物/氧化物(NO)層之使用增進了節點介 電之品質。之後澱積一 η型重摻雜多晶347,填充了溝 渠並覆蓋基片表面。 基片表面通常平面化至節點介電層,同時提供平面表 -1 1 - 本纸张乂度蝻川屮(代屮(CNS ) Λ4規格(210X 297公f ) (誚先閱讀背面之注意事項再填寫本頁)
402807 A7 B7 經漓部中央標隼局貝工消費合作社印裝 五、發明説明( ) 1 1 面 及 多 晶 〇 妖 後 將 節 點 介 電 及 基 片 表 面 上 之 硬 光 罩 層 以 1 1 濕 蝕 刻 移 除 〇 濕 蝕 刻 柢 用 於 氮 化 物 及 多 晶 並 留 下 一 多 1 1 晶 釘 突 出 於 襯 墊 氮 化 物 層 之 上 方 〇 多 晶 妖 /1 後 由 化 學 Uik m 械 請 1 先 1 磨 光 (C Μ Ρ )法來磨光至襯墊氮化物層。 閲 ή 1 參 考 第 3 d 圖 1 執 行 針 對 氡 化 物 層 之 Π I E以將溝渠中之多 背 1 1 之 1 晶 形 成 凹 □ 〇 多 晶 被 凹 入 至 環 所 在 之 底 部 〇 之 後 j m 由 意 1 f 1 濕 蝕 刻 來 移 除 節 點 介 電 層 〇 濕 蝕 刻 偽 針 對 矽 〇 如 此 9 可 項 | Si 移 除 節 點 介 電 層 而 不 需 要 移 除 多 晶 〇 填ί 寫 本 裝 介 電 層 係 形 成 於 基 Η 及 溝 渠 之 表 面 〇 在 __- 實 施 例 中 9 頁 -^ 1 I 介 電 層 傺 首 先 生 長 一 薄 熱 層 妖 後 澱 積 一 層 Τ Ε 0 S 於 其 上 而 1 1 形 成 0 介 電 層 俗 由 一 R I Ε所蝕刻。 R I E 白 表 面 襯 墊 氣 化 物 - J 1 堆 « 及 Μ P 底 部 移 除 介 電 層 , 曝 露 了 摻 雜 之 多 晶 〇 介 電 I - ΐ 丁 層 傜 留 在 矽 倒 壁 上 以 形 成 —- 環 3 6 8。 由於擴散區3 6 9之 存 1 在 » 介 電 層 不 需 要 麼 厚 來 減 少 寄 生 漏 電 至 所 要 位 準 〇 1 I 例 如 » 介 電 環 可 能 為 1 5 -2 5 ΤΊ 111厚 〇 1 I 澱 積 一 第 二 層 之 η 型 重 摻 雜 多 晶 3 4 8, 瑱充溝渠及基Η I 1 表 而 〇 執 行 CM Ρ以提供具有多晶3 48及 襯 墊 氮 化 物 層 34 2之共 \ | 同 平 面 表 面 〇 接 箸 針 對 氮 化 物 及 氣 化 物 將 多 晶 凹 入 〇 凹 1 口 夠 深 使 得 能 夠 在 摻 雜 之 多 晶 34 2上方形成埋藏條。 之後 1 1 1 氧 化 璟 之 上 部 分 被 凹 入 使 得 能 夠 白 摻 雜 多 晶 將 摻 雜 劑 1 I 擴 散 進 入 基 Η 〇 接 箸 澱 積 一 層 本 質 多 晶 於 基 Η 表 面 » 覆 1 1 蓋 襯 墊 氣 化 物 並 镇 充 溝 渠 〇 接 箸 磨 光 多 晶 並 以 R I Ε將其 1 1 凹 入 以 形 成 埋 藏 條 3 4 9〇 1 I 參 考 第 3 e 圖 界 定 了 DR AM C3D 早 格 之 活 性 區 〇 接 著 藉 由 如 1 1 1 2 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4蚬枱(210 X 297公兌) 402807 A7 B7 五、發明説明('_ ) ,RIE各向異性地蝕刻單格之非活性區,而提供一用於 STI之淺溝渠。如圖所示,淺溝渠重叠約一半或更小之 i 溝渠,最好應該重叠約一半之溝渠。淺溝渠接著以一介 電材料镇充,介電材料包含,例如T E 0 S之二氧化矽S i 0 2 。可提供一氮化物内襯層來内襯淺溝渠以防止氣擴散進入 矽及多晶側壁。需要將介電材料退火來強化其密度。退 火亦自溝渠中之摻雜多晶經過條349向外擴散摻雜劑以 形成擴散區3 2 5。 在晶圓表面上形成一氧化物層。氧化物層,稱為”閘 極犧牲層”,作為用於其後植入之屏蔽氧化物。然後形 成DRAM單格之η通道接達電晶體之P型井。為了形成P 井,在氣化物層之上方澱積一光阻層且適當地在其上製作 画案以曝露Ρ井區。如圖所示,Ρ型摻雜劑,例如硼被 植入井區。將摻雜劑植入夠深以避免穿透且減少薄片電 阻。摻雜劑被分布成能達成所要的氣電特性,例如,閘 極臨界電壓(V τ )。 此外,亦形成用於η通道支持電路之Ρ型井。為了在 互補金屬氣化矽(CMOS)裝置中之互補并,亦形成η井, η型井之形成需要額外的光蝕刻及植入步驟,用於界定 及形成η型井。和Ρ型井一樣,η型井亦分布成可達成所 要之PFET之電氣特性。在井形成後,即移除閛犧牲層。 在基Η表面上亦形成接達電晶體之各層。這個包含一 閘極氣化層,一 η摻雜多晶層,及作為蝕刻停止層之氮化 物層。或者多晶層也可包含一多晶矽層,其包含一矽化 物層於一多晶層之上。各種金屬矽化物,例如WSix,也 -1 3 - 本紙張尺度ίΐ川中國國家標中(rNS ) Λ4说格(2丨〇/2S·7公犛) (誚先閱讀背面之注意事項再填寫本頁) 袈_
、1T 402807 A7 B7 經消部中央標隼局员工消费合作社印災 五、發明説明( ) 1 1 可 被 使 用 〇 將 這 層 製 成 圖 案 以 形 成 一 閘 極 堆 鲞 4 6 5 , 以 1 1 用 於 DRAM act 単 格 之 電 晶 體 4 6 0。 -通過間極堆昼Ζ 7 0 通 常 形 1 1 成 於 溝 渠 之 上 且 藉 S Τ I與其隔離。 藉由植入η 型摻雜劑, 請 1 先 1 例 如 P 或 As 可 形 成 汲 極 4 7 2及源極4 7 1 〇 在 _. 實 施 例 中 9 閱 讀 1 1 將 P 植 入 源 極 及 汲 極 區 〇 選 擇 劑 量 及 能 量 以 産 生 摻 雜 背 1 | 之 I 劑 分 布 圖 > 其 可 達 成 所 要 之 操 作 特 性 J 例 如 最 小 化 短 通 注 意 1 事 1 道 效 應 及 接 合 漏 電 〇 為 了 改 良 源 汲 及 汲 極 至 閘 極 之 擴 散 項 1 及 調 齊 , 可 以 使 用 氮 化 物 間 隔 層 (未示)。 為 了 連 接 電 晶 填 寫 本 / H \ 裝 體 至 一 溝 渠 藕 由 向 外 擴 散 摻 雜 劑 經 過 條 4 4 0來産生節點 頁 N_^ 1 I 接 合 4 4 1 〇 1 1 在 晶 圓 表 而 上 形 成 一 介 電 層 4 8 8, 覆 蓋 閘 極 及 基 Μ 表 面 - 1 〇 介 電 層 , 例 如 , 包 含 Β Ρ S G 〇 其 他 介 電 層 例 如 TE0S 9 1 * 訂 亦 可 被 使 用 〇 如 圖 所 示 5 蝕 刻 無 邊 界 之 接 觸 開 □ 48 2以 1 便 曝 露 源 極 4 6 1 〇 接著以- -導電材料填充接觸開口, 例 1 | 如 η + 摻 雜 多 晶 矽 , 以 在 其 中 形 成 一 接 m 釘 〇 ~* 金 屬 層 9 1 I 代 表 一 位 元 線 > 俗 形 成 於 介 電 層 之 上 9 並 經 由 接 觸 釘 與 I 源 極 接 觸 〇 | 在 另 一 實 施 例 中 » 使 用 非 白 行 調 齊 程 序 形 成 擴 散 區 9 1 以 增 加 寄 生 M0 S F ET 之 V*r以 便 減 少 垂 直 寄 生 漏 電 〇 非 白 行 1 1 調 齊 程 序 例 如 包 含 在 襯 墊 堆 蠱 形 成 之 > t. 刖 在 基 片 表 面 1 1 上 形 成 一 光 阻 層 〇 光 阻 被 選 擇 性 地 以 一 曝 露 源 > 及 光 罩 1 1 被 曝 露 光 罩 界 定 了 用 來 形 成 溝 渠 電 容 器 之 溝 渠 > 光 阻 1 1 部 分 在 發 展 後 被 移 除 ) 曝 露 將 形 成 溝 渠 之 區 之 基 Η 表 面 1 I 〇 妖 後 對 基 片 植 入 適 當 的 摻 雜 m 劑 量 及 能 量 以 達 成 1 1 14 1 1 1 1 木纸伕尺度適用中國國家榡率(CNS ) A4«L枋(210X ) 402807 A7 五、發明説明(〇 程基容 悉對描有 火於電 熟下述所 退 ,渠 而圍上之 行後溝 然範由括 執之成 ,之應涵 。。形 示明不其 除區以 顯發圍及 移散程 及本範圍 被擴製 述離之範 後張續 描偏明利 序擴繼 來不發專 程及Η例在本請 入散, 施可此申 植擴疊 實解因之 在要堆 各了 。附 。 阻需墊 考將變所定 光依襯 参士 改由界 ,劑一 已人 0 需來 圖雜成。明«§ 而物 布摻形格發技行,等 分得上單本之進定相 的使面憶然域明界與 要,表記雖領發來圍 所序 Η 器 本木述範 ---------____,__-丁 分 、-0 (請先閱讀背而之注意事項再填寫本頁) , 」 經满部中央標準局貝工消f合作社印裝 本紙張尺度適用中國國家標準(CNS ) Λ4%枯(210X2W公疗) 402807 A7 經满部中央標嗥局員工消f合作社印焚 B7五、發明説明(K ) 參考符號説明 100 .... DRAM單格 1 1 0 ....電晶體 1 1 2 ....閘極 1 1 3 ....源極 1 1 4 ....汲極 1 2 0 ....字元線 125——擴散區 】6 0 ....溝渠電容 1 (1 1 ....多晶砂 1 6 3 ....節點介電 1 β 5 ....埋藏板 1 6 8…·環 170____埋藏井 1 7 3 .... Ρ 梨井 180____淺溝渠隔離 1 8 6 ....位元線接觸開口 1 8 9 ....中間位準介電層 1 9 0 ....位元線 200....溝渠電容DRAM單格 2 6 3 ....節點介電層 2 0 9 ....擴散區 2 7 0 ____η型埋藏井 3 0 1 ....基 Η-16- --------Ί 裝--------訂------ (誚先閱讀背面之注意事項再填寫本頁) - 、 本紙張尺度適用中國® ·4:彳( CNS ) Λ4说枋(2丨0乂2叩.公兌) 經溁部中央標率局貝工消費合作社印裝 402807 A7 B7 五、發明説明(^ ) 4 G 5 .. •.閘 極 堆 # 3 4 2… • •襯 墊 氮 化 物 層 4 6 0.. • •電 晶 m 4 7 0.. • ‘通 過 閘 極 堆 # 3 6 8.. .垂 直 虛 線 3 6 9·. •.擴 散 U 3 7 0.. ..η 型 埋 藏 井 3 15.. • •區 3 1 5 3 0 3.. • •深 溝 渠 3 9 6.. •襯 墊 氣 化 物 層 4 7 1.. •.源 極 3 4 2.. • •襯 墊 氮 化 物 層 4 8 2 .. .接 觸 開 P 3 4 7.. ..η 型 摻 雜 多 晶 3 6 3.. • •介 電 層 3 6 5.. •.埋 藏 板 4 7 2.. • •汲 極 3 4 8… • •多 晶 3 4 9.. ..埋 m 條 3 2 5.. .•擴 散 區 3 4 7.. …η 型 摻 雜 多 晶 10 1.. ..基 Η 10 1 2 8 0… •.淺 溝 渠 隔 離 2 2 5.. .•擴 散 區 -17- ---------?裝-- (誚先閱讀背面之注意事項再填寫本頁) '1Τ 本紙張尺度適用中國國家標準(CNS )以叱格(2Ι0Χ297公片) 40^807 kl B7 五、發明説明(士) 2 2 I)....通過字元線 2 8 9 ....中間位準介電層 3 9 5 ....襯墊堆蠱 3 9 7 ....磨光停止層 3 9 9 ....光阻層 3 4 9 ....埋藏條 4 4 1 ....節點接合 4 4 0…·條 4 88 ....介電層 4 f> 1 ....源極 -----------* 'y^--------* 丁------泉 u^>* ,-0 /:.:¾v (誚先閲讀背而之注意事項再填寫本頁) , · 經满部中央標準局K工消费合作社印^ 本纸張尺度適用中國國家#準(CNS ) Λ4規枯(2丨0, 、
Claims (1)
- 402S07 A8 B8 C8 D8 六、6¾利範圍 .擊 ^單格包含: 體包含一閘極及第一及第二擴散區; 形基片中之溝渠電容,其中溝渠電容包含一在 溝渠上部分中之介電環,一在環繞溝渠電容低部分之 基Η中之埋藏擴散區,一在電氣連接電晶體及電容之 環上之節點擴散區; 一在與環相鄰之基Η中之第三擴散區,第三擴散區 包含一足以増加由環,埋藏擴散區及節點擴散區形成 之寄生電晶體之閘極臨界電壓之摻雜劑濃度,以便減 少漏電。 --------ί^------------i I m (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉率局負工消费合作社印裂 -19- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/940,237 US5981332A (en) | 1997-09-30 | 1997-09-30 | Reduced parasitic leakage in semiconductor devices |
Publications (1)
Publication Number | Publication Date |
---|---|
TW402807B true TW402807B (en) | 2000-08-21 |
Family
ID=25474467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087115486A TW402807B (en) | 1997-09-30 | 1998-09-17 | Reduced parasitic leakage in semiconductor devices |
Country Status (6)
Country | Link |
---|---|
US (2) | US5981332A (zh) |
EP (1) | EP0905784A3 (zh) |
JP (1) | JPH11168190A (zh) |
KR (1) | KR100560647B1 (zh) |
CN (1) | CN1158711C (zh) |
TW (1) | TW402807B (zh) |
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Date | Code | Title | Description |
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MK4A | Expiration of patent term of an invention patent |