CN101582425B - 动态随机存取存储器和存储器阵列 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000003990 capacitor Substances 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000007769 metal material Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
本发明揭示一种动态随机存取存储器,包括衬底、位线、字线、凹入式沟道、导电插塞和沟槽式电容器。在前述动态随机存取存储器中,位线是以第一方向配置于衬底上,字线则以第二方向配置于位线上。而凹入式沟道是位于字线下方的两位线间的衬底中,导电插塞连接凹入式沟道和字线。沟槽式电容器则配置于凹入式沟道以外的两位线之间的衬底内。由于字线可借由不增加芯片面积的方式直接与凹入式沟道电性连接,所以可加快字线的存取时间又不增加芯片大小。
Description
技术领域
本发明是有关于一种存储器结构,且特别是有关于一种动态随机存取存储器(Dynamic Random Access Memory,DRAM)和存储器阵列。
背景技术
就存储器方面而言,为了在无明显延迟时间(delay time)的情况下开启同一字线的存储单元(memory cells),字线结构往往被设计成缝线(stitch)或线段(segment)构造,如美国专利专利号6043562或6057573的技术。不过,因为上述结构均需要额外的空间设置缝线式字线接触窗(WL contact)以及字线分支驱动电路(drive IC),所以在减少延迟时间的同时反而使芯片尺寸增加。因此,无法同时顾及缩短字线存取时间(access time)和芯片尺寸小型化的要求。
发明内容
本发明提供一种动态随机存取存储器,可在不增加芯片尺寸的情况下加快字线的存取时间。
本发明提供一种存储器阵列,可在单位面积内得到更多的存储器单元(cells)。
本发明提出一种动态随机存取存储器,包括衬底、位线、字线、凹入式沟道(channel)、导电插塞(plug)和沟槽式电容器(trench capacitor)。位线以第一方向配置于衬底上,字线则以第二方向配置于位线上。而凹入式沟道是位于字线下方的两位线间的衬底中,导电插塞用以连接每一字线与凹入式沟道。沟槽式电容器则配置于凹入式沟道以外的两位线之间的衬底内。
在本发明的一实施例中,上述动态随机存取存储器还包括位于各字线及其下方的导电插塞之间的接触窗。
在本发明的一实施例中,上述动态随机存取存储器还包括多个着陆垫(landing pad)与接触窗,其中着陆垫分别与每一导电插塞电性连接,而接触窗则连接着陆垫与字线。
在本发明的一实施例中,上述动态随机存取存储器还包括位于位线底下的位线接触窗(bit line contacts),用以连接衬底与各位线。
在本发明的一实施例中,上述每一沟槽式电容器可为具单边埋入带(single-sided buried strap,SSBS)的沟槽式电容器。
本发明另提出一种存储器阵列,包括衬底、位线、字线、凹入式沟道和导电插塞。前述位线以第一方向配置于衬底上,字线则以第二方向配置于位线上。至于凹入式沟道是位于字线下方的两条位线间的衬底中。前述导电插塞连接每一字线与凹入式沟道,且第二方向上的导电插塞与各字线电性相连。
本发明再提出一种存储器阵列,包括衬底、位线、金属导线、凹入式沟道和导电插塞。前述位线以第一方向配置于衬底上,金属导线则以第二方向配置于位线上。至于凹入式沟道是位于字线下方的两条位线间的衬底中。前述导电插塞连接每一字线与凹入式沟道,且第二方向上的导电插塞与各字线电性相连。
在本发明的另一实施例中,上述每一凹入式沟道还包括一介电层,位于凹入式沟道与衬底之间,其中上述介电层包括氧化硅层、ONO层或高介电系数层。
在本发明的另一实施例中,上述存储器阵列还包括连接导电插塞与字线的接触窗。
在本发明的另一实施例中,上述存储器阵列还包括多个着陆垫与接触窗,其中着陆垫分别与每一导电插塞电性连接,而接触窗则连接着陆垫与字线。
在本发明的各实施例中,上述每一导电插塞的顶面与位线的顶面等高。
在本发明的各实施例中,上述每一导电插塞的顶面高于位线的顶面。
在本发明的各实施例中,上述字线为栅极结构。
本发明因为在于字线下方的两条位线间的空间设置一个嵌入衬底中的凹入式沟道,并借由导电插塞使凹入式沟道直接与字线连接,因此可在不增加芯片尺寸的情况下加快字线的存取时间(access time)。此外,当连接导电插塞的字线为金属材质时,因为其材料本身的阻值极低,所以不需要透过次字线驱动电路(sub WL driver)的连接,可直接连至主字线驱动电路(main WL driver),因此本发明的存储器阵列和先前技术相较,在单位面积内能得到更多的存储器单元(memory cells)。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂,以下结合附图对本发明的具体实施方式作详细说明,其中:
图1是依照本发明的第一实施例的一种动态随机存取存储器的俯视示意图。
图2A至图2H是图1的II-II’线段的动态随机存取存储器的制作流程剖面示意图。
图3A至图3B是图1的II-II’线段的动态随机存取存储器的另一制作流程剖面示意图。
图4为图3B结构的立体图。
图5为图4的平面简图。
图6则是图1的II-II’线段的动态随机存取存储器的又一制作流程剖面示意图。
图7是依照本发明的第二实施例的一种存储器阵列的俯视示意图。
图8是图7的VIII-VIII’线段的存储器阵列的剖面示意图。
主要元件符号说明:
100:动态随机存取存储器
102、702:衬底
104、704:位线
106、706:字线
108、708:凹入式沟道
110:沟槽式电容器
112:位线接触窗
200:埋入式扩散区
202:介电层
204:电容导电层
206:领氧化层
208:单边隔离层
210:有源区
212、236、238、724、726:顶面
214、722:绝缘层
216:非晶硅层
216a:掺杂非晶硅层
218:单边离子注入
220:氧化硅层
222、712:多晶硅层
230:导电插塞
224、714:硅化金属层
226、716:氮化硅层
228、718:绝缘层
232:沟槽
234、240、246、300、302、720:介电层
242:开口
244:着陆垫
248、304:接触窗
500:金属导线
502:主字线驱动电路
700:存储器阵列
具体实施方式
下文中请参看附图,以便更加充分地描述本发明,附图中显示本发明的多个实施例。然而,本发明可采取多种不同形式来实现,且不应将其解释为限于本文所陈述的实施例。实际上,提供这些实施例以使得本发明详尽且完整,且会将本发明的范畴完全传达至所属技术领域中具有通常知识者。在图式中,为明确起见可能将各层以及区域的尺寸以及相对尺寸作夸示。
图1是依照本发明的第一实施例的一种动态随机存取存储器的俯视示意图。
请参照图1,第一实施例的动态随机存取存储器100包括衬底102、位线104、字线106、凹入式沟道108和沟槽式电容器110。位线104以第一方向配置于衬底102上,字线106则以第二方向(在图1中是垂直于该第一方向)配置于位线104上。而凹入式沟道108是位于字线106下方的两位线104间的空间内并嵌入衬底102中。沟槽式电容器110则配置于凹入式沟道108以外的两位线104之间的衬底102内。此外,在第一实施例中,在位线104底下还有位线接触窗(bit line contacts)112,用以连接衬底102与各位线104,且为使元件密度达到最佳值,可将位线接触窗112分别配置在沟槽式电容器110的一边。
以下列举一个数个制作上述第一实施例的动态随机存取存储器的范例。
图2A至图2H是图1的II-II’线段的动态随机存取存储器的制作流程剖面示意图,其中使用和图1相同的元件符号来代表相同的元件或区域。
请先参照图2A,在衬底102中形成数个沟槽式电容器110,且于此图是以具单边埋入带(single-sided buried strap,SSBS)的沟槽式电容器为例;其中,沟槽式电容器110譬如是由埋入式扩散区200、介电层202与电容导电层204构成,并具有领氧化层(collar oxide)206与单边隔离层208。之后,在衬底102中形成有源区(active area,AA)210,再于衬底102上形成覆盖沟槽式电容器110顶面212并露出有源区210的绝缘层214。而且,图2A部份以立体图表示,用以说明有源区210及沟槽式电容器110的位置分布。
接着,请参照图2B,于衬底102与绝缘层214上共形地形成一层非晶硅层216,其中省略埋入式扩散区和有源区,以简化图式。随后,进行一道单边离子注入218,以使部分非晶硅层216转变为掺杂非晶硅层216a,其中单边离子注入218所采用的离子源例如BF2或B。
之后,请参照图2C,移除非晶硅层216(请见图2B),以露出预定形成位线接触窗112的部分衬底102。至于移除非晶硅层216的方法例如:使用对非晶硅层216与掺杂非晶硅层216a(请见图2B)具有不同蚀刻率的蚀刻剂进行湿式蚀刻。接着,氧化未被移除的掺杂非晶硅层216a,使其变成一层氧化硅层220。
然后,请参照图2D,在衬底102上形成位线104,且于本实施例中是以栅极结构当作位线104,如此一来可在制作位线104时同时形成周边电路区的栅极结构。以本图为例,位线104包括一层多晶硅层222、一层硅化金属层224、一层氮化硅层226和位于前述各层侧壁的绝缘层228。当然,也可依照实际需求仅制作单一导体层当作本发明的位线。其中,各条位线104是分布于沟槽式电容器110两侧并且覆盖部分有源区210,因此在形成位线104的同时,也会形成位线接触窗112,并借此与衬底102电性相连。
随后,请参照图2E,在有源区210(请见图2D)上的各条位线104之间形成凹入式沟道108及其上的导电插塞230,其步骤例如是以位线104作为蚀刻罩幕,先去除有源区210上露出的氧化硅层220,再去除露出的衬底102,以便形成沟槽232;然后,于沟槽232内壁形成介电层234,其中介电层234例如氧化硅层。接着,可选择在沟槽232中先填入一种导体材料再于位线104之间填入另一种导体材料,以分别形成凹入式沟道108与导电插塞230;或者,可选择直接用同一种导体材料填入沟槽232中和位线104之间,以形成如自对准导电插塞(self-aligned conductive plug)般的凹入式沟道108及导电插塞230。在本图中,导电插塞230的顶面236与位线104的顶面238是等高的。
然后,请参照图2F,于衬底102上形成一层介电层240,且于介电层240中具有数个露出导电插塞230的开口242。
接着,请参照图2G,在开口242中形成与导电插塞230电性连接的着陆垫(landing pad)244,且可借此同时形成周边电路区的M0金属层。
然后,请参照图2H,在衬底102上形成另一层介电层246,并于介电层246中形成连接着陆垫244的接触窗248。最后,在介电层246上形成字线106,并借由同一方向上的接触窗248及着陆垫244,使凹入式沟道108透过导电插塞230与字线106电性相连。此时,可在形成字线106的同时完成周边电路区的M1金属层的制作。
除了图2A至图2H的制作流程的外,第一实施例的动态随机存取存储器的制作尚有下列数种变化。
图3A至图3B是图1的II-II’线段的动态随机存取存储器的另一制作流程剖面示意图,其中前段工艺如图2A至图2D所示,且其中使用和图2D相同的元件符号来代表相同的元件或区域。
请参照图3A,在完成位线104之后,在有源区210上的各条位线104之间形成导电插塞230与凹入式沟道108,其中导电插塞230的顶面236高于位线104的顶面238。而且,在导电插塞230之间有介电层300。
接着,请参照图3B,在衬底102上形成另一层介电层302,并于介电层302中形成接触窗304,其中接触窗304连接导电插塞230。最后,在介电层302上形成字线106,并借由同一方向上的接触窗304,使凹入式沟道108透过导电插塞230与字线106电性相连。
以下用立体图做说明,请参照图4,其为图3B结构的立体图,且为使图式清晰并容易了解,故将沟槽式电容器省略并将一条条的位线104改以分段方式描绘。从图4可知本发明的动态随机存取存储器因为在字线106下方的两条位线104间设置一个嵌入衬底102中的凹入式沟道108,并借由导电插塞230使凹入式沟道108直接与字线106连接,因此能在不增加芯片尺寸的情况下加快字线106的存取时间(access time);甚至可如图5所示,利用阻值极低的金属导线500作为字线,故可不需透过次字线驱动电路(sub WL driver),取而代之的是直接将字线(金属导线500)连接到主字线驱动电路(main WL driver)502,如此一来更能大幅降低芯片尺寸。此时,可利用周边电路区的M1金属层的制作同时完成上述金属导线500。
图6则是图1的II-II’线段的动态随机存取存储器的又一制作流程剖面示意图,其中前段工艺如图2A至图2D和图3A所示,且其中使用和图3A相同的元件符号来代表相同的元件或区域。请参照图6,在完成凹入式沟道108和导电插塞230之后,直接在导电插塞230与介电层300上形成字线106,以透过导电插塞230连接同一方向上的凹入式沟道108。
此外,本发明的概念还可应用于存储器阵列,如图7与图8所示。图7是依照本发明的第二实施例的存储器阵列的俯视示意图;图8则是图7的VIII-VIII’线段的存储器阵列的剖面示意图。
请同时参照图7与图8,第二实施例的存储器阵列700包括衬底702、位线704、字线706、凹入式沟道708和导电插塞710。其中,位线704以第一方向配置于衬底702上,字线706则以第二方向配置于位线704上。而且,于本实施例是以栅极结构当作位线704,其中包括一层多晶硅层712、一层硅化金属层714、一层氮化硅层716和位于前述各层侧壁的绝缘层718。当然,也可依照实际需求仅制作单一导体层当作位线。至于凹入式沟道708是位于字线706下方的两条位线704间的衬底702中,且第二方向上的凹入式沟道708透过导电插塞710与各字线706电性相连。而每一凹入式沟道708还可包括一层位于衬底702及其间的介电层720,如氧化硅层、ONO层或高介电系数层。此外,在导电插塞710与位线704之间还包括一层绝缘层722。在图8中,导电插塞710的顶面724虽然高于位线704的顶面726,但是可依照实际设计与工艺的需求,使导电插塞710的顶面与位线704的顶面等高。此外,关于字线706与导电插塞710之间的连接,还可使用接触窗以及/或是着陆垫作为内连线。
综上所述,本发明的特点在于借由直接与字线连接的方式,在字线下方的两条位线间设置一个嵌入衬底中的凹入式沟道,并借由导电插塞使凹入式沟道直接与字线连接。因此,可在不增加芯片尺寸的情况下加快字线的存取时间(access time)。而且,本发明的结构还能根据芯片设计,与周边电路的结构一起制作,所以不会增加制作上的复杂度。此外,当连接导电插塞的字线为阻值极低的金属材质时,本发明的结构不需要透过次字线驱动电路(sub WL driver)的连接,而是直接连至主字线驱动电路(main WL driver),所以应用于存储器阵列时,可在单位面积内得到更多的存储器单元(cells)。
虽然本发明已以较佳实施例揭示如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围内,当可作些许的修改和完善,因此本发明的保护范围当以权利要求书所界定的为准。
Claims (25)
1. 一种动态随机存取存储器,其特征在于,包括:
一衬底;
多条位线,以一第一方向配置于该衬底上;
多条字线,以一第二方向配置于该些位线上;
多个凹入式沟道,位于该些字线下方的两位线间的该衬底中;
多个导电插塞,连接每一字线与该些凹入式沟道;以及
多个沟槽式电容器,配置于该些凹入式沟道以外的两条位线之间的该衬底内。
2. 如权利要求1所述的动态随机存取存储器,其特征在于,还包括多个接触窗,位于各该字线及其下方的该些导电插塞之间。
3. 如权利要求1所述的动态随机存取存储器,其特征在于,还包括:
多个着陆垫,分别与每一导电插塞电性连接;以及
多个接触窗,连接该些着陆垫与该些字线。
4. 如权利要求1所述的动态随机存取存储器,其特征在于,多个位线接触窗,位在该些位线底下,用以连接该衬底与该些位线。
5. 如权利要求1所述的动态随机存取存储器,其特征在于,每一位线为栅极结构。
6. 如权利要求1所述的动态随机存取存储器,其特征在于,每一沟槽式电容器为具单边埋入带的沟槽式电容器。
7. 如权利要求1所述的动态随机存取存储器,其特征在于,每一导电插塞的顶面与该些位线的顶面等高。
8. 如权利要求1所述的动态随机存取存储器,其特征在于,每一导电插塞的顶面高于该些位线的顶面。
9. 一种存储器阵列,其特征在于,包括:
一衬底;
多条位线,以一第一方向配置于该衬底上;
多条字线,以一第二方向配置于该些位线上;
多个凹入式沟道,位于该些字线下方的两条位线间的该衬底中;以及
多个导电插塞,连接每一字线与该些凹入式沟道,且该第二方向上的该些导电插塞与各字线电性相连。
10. 如权利要求9所述的存储器阵列,其特征在于,每一导电插塞的顶面与该些位线的顶面等高。
11. 如权利要求9所述的存储器阵列,其特征在于,每一导电插塞的顶面高于该些位线的顶面。
12. 如权利要求9所述的存储器阵列,其特征在于,每一凹入式沟道还包括一介电层,位于该凹入式沟道与该衬底之间。
13. 如权利要求12所述的存储器阵列,其特征在于,该介电层包括氧化硅层、ONO层或高介电系数层。
14. 如权利要求9所述的存储器阵列,其特征在于还包括多个接触窗,连接该些导电插塞与该些字线。
15. 如权利要求9所述的存储器阵列,其特征在于还包括:
多个着陆垫,分别与每一导电插塞电性连接;以及
多个接触窗,连接该些着陆垫与该些字线。
16. 如权利要求9所述的存储器阵列,其特征在于,每一位线为栅极结构。
17. 一种存储器阵列,其特征在于,包括:
一衬底;
多条位线,以一第一方向配置于该衬底上;
多条金属导线,以一第二方向配置于该些位线上;
多个凹入式沟道,位于该些金属导线下方的两条位线间的该衬底中;以及
多个导电插塞,连接每一金属导线与该些凹入式沟道,且该第二方向上的该些导电插塞与各金属导线电性相连。
18. 如权利要求17所述的存储器阵列,其特征在于,该些金属导线直接连接至一主字线驱动电路。
19. 如权利要求17所述的存储器阵列,其特征在于,每一导电插塞的顶面与该些位线的顶面等高。
20. 如权利要求17所述的存储器阵列,其特征在于,每一导电插塞的顶面高于该些位线的顶面。
21. 如权利要求17所述的存储器阵列,其特征在于,每一凹入式沟道还包括一介电层,位于该凹入式沟道与该衬底之间。
22. 如权利要求21所述的存储器阵列,其特征在于,该介电层包括氧化硅层、ONO层或高介电系数层。
23. 如权利要求17所述的存储器阵列,其特征在于还包括多个接触窗,连接该些导电插塞与该些金属导线。
24. 如权利要求17所述的存储器阵列,其特征在于还包括:
多个着陆垫,分别与每一导电插塞电性连接;以及
多个接触窗,连接该些着陆垫与该些金属导线。
25. 如权利要求17所述的存储器阵列,其特征在于,每一位线为栅极结构。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008100965131A CN101582425B (zh) | 2008-05-12 | 2008-05-12 | 动态随机存取存储器和存储器阵列 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008100965131A CN101582425B (zh) | 2008-05-12 | 2008-05-12 | 动态随机存取存储器和存储器阵列 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101582425A CN101582425A (zh) | 2009-11-18 |
CN101582425B true CN101582425B (zh) | 2010-12-08 |
Family
ID=41364489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008100965131A Active CN101582425B (zh) | 2008-05-12 | 2008-05-12 | 动态随机存取存储器和存储器阵列 |
Country Status (1)
Country | Link |
---|---|
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-
2008
- 2008-05-12 CN CN2008100965131A patent/CN101582425B/zh active Active
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