KR970024280A - 반도체장치의 게이트 스페이서 형성방법 - Google Patents

Abstract

반도체 장치의 스페이서 형성방법에 관하여 기재하고 있다. 반도체 기판 상에 게이트 전극 및 제1 절연층을 형성하고, 제1 도전형의 소자가 형성될 부분을 마스킹하는 제1 포토레지스트 패턴을 형성한 다음, 제1 절연층을 이방성식각함으로써 제2 도전형의 소자가 형성될 부분의 게이트 전극 측벽에 스페이서를 형성하고, 고농도 제2 도전형의 불순물을 이온주입한다. 이어서, 상기 제1 포토레지스트 패턴을 제거하고, 제2 절연층을 형성한 다음, 제2 도전형의 소자가 형성될 부분을 마스킹하는 제2 포토레지스트 패턴을 형성한다. 계속해서, 상기 제1 절연층 및 제2 절연층을 이방성식각함으로써 제1 도전형의 소자가 형성될 부분의 게이트 전극 측벽에 스페이서를 형성하고, 고농도 제1 도전형의 불순물을 이온주입한다. 따라서, NMOS 및 PMOS 소자에서 각 공정조건을 고려한 적정한 크기의 스페이서를 구현할 수 있다.

Description

반도체장치의 게이트 스페이서 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도 내지 제4도는 종래 기술에 따른 스페이서 형성방법을 설명하기 위해 도시한 단면도,

제5도 내지 제9도는 본 발명의 일 실시예에 따른 스페이서 형성방법을 설명하기 위해 도시한 단면도.

Claims (3)

1. 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 스페이서 형성을 위한 제1 절연층을 형성하는 단계; 제1 절연층이 형성된 상기 결과물 상에 제1 도전형의 소자가 형성될 부분을 마스킹하는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 마스크로 사용하여 상기 제1 절연층을 이방성식각항으로써 제2 도전형의 소자가 형성될 부분의 게이트 전극 측벽에 스페이서를 형성하고, 고농도 제2 도전형의 불순물을 이온주입하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 상기 결과물 상에 스페이서 형성을 위한 제2 절연층을 형성하는 단계; 제2 절연층이 형성된 상기 결과물 상에 제2 도전형의 소자가 형성될부분을 마스킹하는 제2 포토레지스트 패턴을 형성하는 단계; 및 상기 제2 포토레지스트 패턴을 마스크로 사용하여 상기 제1 절연층 및 제2 절연층을 이방성식각함으로써 제1 도전형의 소자가 형성될 부분의 게이트 전극 측벽에 스페이서를 형성하고, 고농도 제1 도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 스페이서 형성방법.
2. 제1항에 있어서, 상기 제1 도전형은 P형이고, 제2 도전형은 N형임을 특징으로 하는 반도체 장치의 스페이서 형성방법.
3. 제1항에 있어서, 상기 제1 도전형은 N형이고, 제2 도전형은 P형임을 특징으로 하는 반도체 장치의 스페이서 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.