CN103700702B - 漏/源区介质/pn结隔离前栅p-mosfet射频开关器件 - Google Patents

漏/源区介质/pn结隔离前栅p-mosfet射频开关器件 Download PDF

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Abstract

本发明公开了基于SOI工艺的漏/源区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件，将SOI P-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。

Description

漏/源区介质/PN结隔离前栅P-MOSFET射频开关器件
技术领域
本发明属于半导体技术领域，涉及一种基于SOI绝缘层上半导体工艺的漏(源)区介质(二极管)隔离前栅P-MOSFETP型金属-氧化物-半导体晶体管射频开关超低损耗器件。
背景技术
SOI P-MOSFET器件由于采用介质隔离，消除了闩锁效应，并且其独特的绝缘埋层结构，在很大程度上减少了器件的寄生效应，大大提高了电路的性能，具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势，被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI P-MOSET器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构，制作器件时在顶层单晶硅层形成器件的源，漏，沟道区等结构。该SOI P-MOSFET器件正常工作时，源漏导通形成的沟道只在N型沟道区的顶层正表面，且为横向沟道，栅场板覆盖于栅氧化层上，导致通态功耗高，器件工作效率低，作为射频开关运用时损耗大，不利于提高器件和系统的整体性能。
发明内容
针对上述技术缺陷，本发明提出一种基于SOI工艺的漏/源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件
为了解决上述技术问题，本发明的技术方案如下：
漏区介质/PN结隔离前栅P-MOSFET射频开关器件,包括P型半导体衬底1、埋氧化层2、N型沟道区12、P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13、P型漏区隔离区14和深沟槽隔离区(4-1、4-2)；埋氧化层2覆盖在P型半导体衬底1上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13和P型漏区隔离区14的四周；
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型源区3，结深较深；另一侧设置上、下两个较重掺杂P型半导体区分别作为前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13，前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13的结深总和厚度小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度；在前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13之间设置一个介质区或者N型区从而形成P型漏区隔离区14，所述P型漏区隔离区14对前栅P型漏区11和背栅P型漏区13的隔离；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型漏区11顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1；在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2；在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的P型漏区11顶部一部分覆盖第三场氧化层5-3；在前栅MOSFET的P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4；P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部；MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部；前栅MOSFET的P型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
源区介质/PN结隔离前栅P-MOSFET射频开关器件，包括P型半导体衬底1、埋氧化层2、N型沟道区12、P型漏区11、前栅MOSFET的P型源区3-1、背栅MOSFET的P型源区13-1、P型源区隔离区14-1和深沟槽隔离区(4-1、4-2)；埋氧化层2覆盖在P型半导体衬底1上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型漏区11、前栅MOSFET的P型源区3-1、背栅MOSFET的P型源区13-1和P型源区隔离区14-1的四周；
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型漏区11，结深较深；另一侧设置上、下两个较重掺杂P型半导体区分别作为前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1，前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1的结深总和厚度小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度；在前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1之间设置一个介质区或者N型区从而形成P型源区隔离区14-1，所述P型源区隔离区14-1形成对前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1的隔离；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型漏区11顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型源区3-1顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；
在深沟槽隔离区4-1顶部全部、前栅MOSFET的P型源区3-1顶部一部分覆盖第一场氧化层5-1；在前栅MOSFET的P型源区3-1顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2；在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3；在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4；前栅MOSFET的P型源区3-1顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部；MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部；N型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本发明的有益效果在于：将SOI P-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，以基于SOI工艺的漏区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件为例，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。
这种器件具有前栅、背栅MOSFET源(漏)区直流信号隔离的特点，以单一器件、形成超低损耗开关应用，相比于采用补偿电路设计方法，具有更低的功耗、更小面积、更低成本，同时兼容于标准SOI工艺，工艺易于实现等特点。
附图说明
图1为一种基于SOI工艺的漏区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件；
图2为一种基于SOI工艺的源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件。
具体实施方式
下面将结合附图和具体实施例对本发明做进一步的说明。
如图1所示，基于SOI工艺的漏区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件,包括P型半导体衬底1、埋氧化层2、N型沟道区12、P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13、P型漏区隔离区14和深沟槽隔离区(4-1、4-2)；埋氧化层2覆盖在P型半导体衬底1上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区4-1、4-2设置在埋氧化层2上且环绕N型沟道区12、P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13和P型漏区隔离区14的四周；
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型源区3，结深较深；另一侧设置上、下两个较重掺杂P型半导体区分别作为前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13，前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13的结深总和厚度小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度；在前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13之间设置一个介质区或者N型区从而形成P型漏区隔离区14，所述P型漏区隔离区14对前栅P型漏区11和背栅P型漏区13的隔离；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型漏区11顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；
在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1；在P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2；在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的P型漏区11顶部一部分覆盖第三场氧化层5-3；在前栅MOSFET的P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4；P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部；MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部；前栅MOSFET的P型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
如图2所示，基于SOI工艺的源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件，包括P型半导体衬底1、埋氧化层2、N型沟道区12、P型漏区11、前栅MOSFET的P型源区3-1、背栅MOSFET的P型源区13-1、P型源区隔离区14-1和深沟槽隔离区(4-1、4-2)；埋氧化层2覆盖在P型半导体衬底1上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区4-1、4-2设置在埋氧化层2上且环绕N型沟道区12、P型漏区11、前栅MOSFET的P型源区3-1、背栅MOSFET的P型源区13-1和P型源区隔离区14-1的四周；
在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型漏区11，结深较深；另一侧设置上、下两个较重掺杂P型半导体区分别作为前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1，前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1的结深总和厚度小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度；在前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1之间设置一个介质区或者N型区从而形成P型源区隔离区14-1，所述P型源区隔离区14-1形成对前栅MOSFET的P型源区3-1和背栅MOSFET的P型源区13-1的隔离；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型漏区11顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型源区3-1顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；
在深沟槽隔离区4-1顶部全部、前栅MOSFET的P型源区3-1顶部一部分覆盖第一场氧化层5-1；在前栅MOSFET的P型源区3-1顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2；在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3；在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4；前栅MOSFET的P型源区3-1顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部；MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部；N型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本发明将SOI P-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，以基于SOI工艺的漏区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件为例，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。

Claims (2)

1.漏区介质/PN结隔离前栅P-MOSFET射频开关器件,其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、N型沟道区（12）、P型源区（3）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）、P型漏区隔离区（14）和深沟槽隔离区（4-1、4-2）；埋氧化层（2）覆盖在P型半导体衬底（1）上，N型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4-1、4-2）设置在埋氧化层（2）上且环绕N型沟道区（12）、P型源区（3）、前栅MOSFET的P型漏区（11）、背栅MOSFET的P型漏区（13）和P型漏区隔离区（14）的四周；
在紧靠N型沟道区（12）的一侧设置一个重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型源区（3）；另一侧设置上、下两个重掺杂P型半导体区分别作为前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13），前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13）的结深总和厚度小于N型沟道区（12）或者深沟槽隔离区（4-1、4-2）的厚度；所述N型沟道区（12）与深沟槽隔离区（4-1、4-2）的厚度相同；在前栅MOSFET的P型漏区（11）和背栅MOSFET的P型漏区（13）之间设置一个介质区或者N型区从而形成P型漏区隔离区（14），所述P型漏区隔离区（14）形成对前栅P型漏区（11）和背栅P型漏区（13）的隔离；一薄层横向氧化层作为栅氧化层（9）设置在N型沟道区（12）上，覆盖P型源区（3）顶部的局部、N型沟道区（12）的顶部全部、前栅MOSFET的P型漏区（11）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；
在深沟槽隔离区（4-1）顶部全部、P型源区（3）顶部一部分覆盖第一场氧化层（5-1）；在P型源区（3）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5-2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、前栅MOSFET的P型漏区（11）顶部一部分覆盖第三场氧化层（5-3）；在前栅MOSFET的P型漏区（11）顶部一部分、深沟槽隔离区（4-2）顶部全部覆盖第四场氧化层（5-4）；P型源区（3）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5-1）的顶部、部分第二场氧化层（5-2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5-2）的顶部、部分第三场氧化层（5-3）的顶部；前栅MOSFET的P型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5-3）的顶部、部分第四场氧化层（5-4）的顶部。
2.源区介质/PN结隔离前栅P-MOSFET射频开关器件，其特征在于，包括P型半导体衬底（1）、埋氧化层（2）、N型沟道区（12）、P型漏区（11）、前栅MOSFET的P型源区（3-1）、背栅MOSFET的P型源区（13-1）、P型源区隔离区（14-1）和深沟槽隔离区（4-1、4-2）；埋氧化层（2）覆盖在P型半导体衬底（1）上，N型沟道区（12）设置在埋氧化层（2）上，深沟槽隔离区（4-1、4-2）设置在埋氧化层（2）上且环绕N型沟道区（12）、P型漏区（11）、前栅MOSFET的P型源区（3-1）、背栅MOSFET的P型源区（13-1）和P型源区隔离区（14-1）的四周；在紧靠N型沟道区（12）的一侧设置一个重掺杂P型半导体区作为前栅和背栅MOSFET共用的P型漏区（11）；另一侧设置上、下两个重掺杂P型半导体区分别作为前栅MOSFET的P型源区（3-1）和背栅MOSFET的P型源区（13-1），前栅MOSFET的P型源区（3-1）和背栅MOSFET的P型源区（13-1）的结深总和厚度小于N型沟道区（12）或者深沟槽隔离区（4-1、4-2）的厚度；所述N型沟道区（12）与深沟槽隔离区（4-1、4-2）的厚度相同；在前栅MOSFET的P型源区（3-1）和背栅MOSFET的P型源区（13-1）之间设置一个介质区或者N型区从而形成P型源区隔离区（14-1），所述P型源区隔离区（14-1）形成对前栅MOSFET的P型源区（3-1）和背栅MOSFET的P型源区（13-1）的隔离；一薄层横向氧化层作为栅氧化层（9）设置在N型沟道区（12）上，覆盖P型漏区（11）顶部的局部、N型沟道区（12）的顶部全部、前栅MOSFET的P型源区（3-1）顶部的局部；一多晶硅层作为MOS栅（8）设置在栅氧化层（9）之上；
在深沟槽隔离区（4-1）顶部全部、前栅MOSFET的P型源区（3-1）顶部一部分覆盖第一场氧化层（5-1）；在前栅MOSFET的P型源区（3-1）顶部一部分、栅氧化层（9）一侧面、MOS栅（8）一侧面、MOS栅（8）顶部一部分覆盖第二场氧化层（5-2）；在MOS栅（8）顶部一部分、MOS栅（8）一侧面、栅氧化层（9）一侧面、P型漏区（11）顶部一部分覆盖第三场氧化层（5-3）；在P型漏区（11）顶部一部分、深沟槽隔离区（4-2）顶部全部覆盖第四场氧化层（5-4）；前栅MOSFET的P型源区（3-1）顶部的其余部分覆盖金属层作为源电极（6），源电极（6）覆盖部分第一场氧化层（5-1）的顶部、部分第二场氧化层（5-2）的顶部；MOS栅（8）顶部的其余部分覆盖金属层作为栅电极（7），栅电极（7）覆盖部分第二场氧化层（5-2）的顶部、部分第三场氧化层（5-3）的顶部；N型漏区（11）顶部的其余部分覆盖金属层作为漏电极（10），漏电极（10）覆盖部分第三场氧化层（5-3）的顶部、部分第四场氧化层（5-4）的顶部。
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