CN204289462U - 基于soi工艺的背栅漏/源半浮前栅n-mosfet射频开关低损耗器件 - Google Patents
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Abstract
本实用新型公开了基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关低损耗器件,将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于P型顶层硅厚度,以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于P型顶层硅厚度,形成寄生二极管,从而对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低,甚至形成零损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、零损耗射频开关。
Description
技术领域
本实用新型属于半导体技术领域,涉及一种基于SOI(绝缘层上半导体)工艺的背栅漏/源半浮前栅N-MOSFET(N型金属-氧化物-半导体晶体管)射频开关低损耗器件。
背景技术
SOI NMOS器件由于采用介质隔离,消除了闩锁效应,并且其独特的绝缘埋层结构,在很大程度上减少了器件的寄生效应,大大提高了电路的性能,具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势,被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI NMOS器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构,制作器件时在顶层单晶硅层形成器件的源,漏,沟道区等结构。该SOI NMOS器件正常工作时,源漏导通形成的沟道只在P型沟道区的顶层正表面,且为横向沟道,栅场板覆盖于栅氧化层上,导致通态功耗高,器件工作效率低,作为射频开关运用时损耗大,不利于提高器件和系统的整体性能。
实用新型内容
针对上述技术缺陷,本实用新型提出基于SOI工艺的背漏栅/源半浮前栅N-MOSFET射频开关低损耗器件
为了解决上述技术问题,本实用新型的技术方案如下:
基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底1、埋氧化层2、P型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,P型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12、N型 源区3和N型漏区11的四周;
在紧靠P型沟道区12的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区3,结深较深;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区11,该漏区结深小于P型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12上,覆盖N型源区3顶部的局部、P型沟道区12的顶部全部、N型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、N型源区3顶部一部分覆盖第一场氧化层5-1;在N型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在N型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;N型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
2、基于SOI工艺的背栅源半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底1、埋氧化层2、P型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,P型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12、N型源区3和N型漏区11的四周;
在紧靠P型沟道区12的一侧设置一个较重掺杂N型半导体区作为MOS器 件的N型源区3,该源区结深小于P型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区11,结深较深;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12上,覆盖N型源区3顶部的局部、P型沟道区12的顶部全部、N型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、N型源区3顶部一部分覆盖第一场氧化层5-1;在N型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在N型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;N型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本实用新型的有益效果在于,将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于P型顶层硅厚度即P型沟道区深度。以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于P型顶层硅厚度,形成寄生二极管,形成对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅N-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低,甚至形成低损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背 栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、低损耗射频开关。
这种器件具有不同源漏区结深,以单一器件、形成超低或者低损耗开关应用,相比于采用补偿电路设计方法,具有更低的功耗、更小面积、更低成本,同时兼容于标准SOI工艺,工艺易于实现等特点。
附图说明
图1为一种基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关低损耗器件;
图2为一种基于SOI工艺的背栅源半浮前栅N-MOSFET射频开关低损耗器件。
具体实施方式
下面将结合附图和具体实施例对本实用新型做进一步的说明。
如图1所示,基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底1、埋氧化层2、P型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,P型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12、N型源区3和N型漏区11的四周;
在紧靠P型沟道区12的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区3,结深较深;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区11,该漏区结深小于P型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12上,覆盖N型源区3顶部的局部、P型沟道区12的顶部全部、N型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、N型源区3顶部一部分覆盖第一场氧化层5-1;在N型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在N型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;N型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
如图2所示,基于SOI工艺的背栅源半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底1、埋氧化层2、P型沟道区12和深沟槽隔离区(4-1、4-2),埋氧化层2覆盖在P型半导体衬底1上,P型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12、N型源区3和N型漏区11的四周;
在紧靠P型沟道区12的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区3,该源区结深小于P型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区11,结深较深;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12上,覆盖N型源区3顶部的局部、P型沟道区12的顶部全部、N型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、N型源区3顶部一部分覆盖第一场氧化层5-1;在N型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS 栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在N型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;N型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
实用新型将SOI PMOS器件漏/源区进行改造,将源(或漏)区的结深设置略小于P型顶层硅厚度。以背栅漏半浮为例,源区结深较深,漏区的结深设置略小于P型顶层硅厚度,形成寄生二极管,形成对漏极施加直流信号的隔离,通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅N-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低,甚至形成低损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、低损耗射频开关。
以上所述仅是本实用新型的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本实用新型构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本实用新型保护范围内。
Claims (2)
1.基于SOI工艺的背栅漏半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、P型沟道区(12)和深沟槽隔离区(4-1、4-2),埋氧化层(2)覆盖在P型半导体衬底(1)上,P型沟道区(12)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕P型沟道区(12)、N型源区(3)和N型漏区(11)的四周;
在紧靠P型沟道区(12)的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区(3),结深较深;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区(11),该漏区结深小于P型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层(9)设置在P型沟道区(12)上,覆盖N型源区(3)顶部的局部、P型沟道区(12)的顶部全部、N型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、N型源区(3)顶部一部分覆盖第一场氧化层(5-1);在N型源区(3)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、N型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在N型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);N型源区(3)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层 (5-4)的顶部。
2.基于SOI工艺的背栅源半浮前栅N-MOSFET射频开关低损耗器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、P型沟道区(12)和深沟槽隔离区(4-1、4-2),埋氧化层(2)覆盖在P型半导体衬底(1)上,P型沟道区(12)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕P型沟道区(12)、N型源区(3)和N型漏区(11)的四周;
在紧靠P型沟道区(12)的一侧设置一个较重掺杂N型半导体区作为MOS器件的N型源区(3),该源区结深小于P型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;另一侧设置一个较重掺杂N型半导体区作为MOS器件的N型漏区(11),结深较深;一薄层横向氧化层作为栅氧化层(9)设置在P型沟道区(12)上,覆盖N型源区(3)顶部的局部、P型沟道区(12)的顶部全部、N型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、N型源区(3)顶部一部分覆盖第一场氧化层(5-1);在N型源区(3)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、N型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在N型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);N型源区(3)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏电极 (10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。
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