CN203644791U - 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 - Google Patents
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Abstract
本实用新型公开了一种基于SOI工艺的漏源区介质/PN结隔离前栅P/N-MOSFET射频开关超低损耗器件,将SOIP(N)-MOSFET器件源漏区进行改造,在源和漏区制造PN结或者介质电容,源区结深较深,漏区中间植入N(P)型掺杂或者介质,形成PN结或介质电容,形成对在漏极施加直流电压的隔离,通过体、背栅偏置设置、通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅P(N)-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅MOSFET作为开关开态应用下的射频损耗降低;当器件自热效应产生、导致背栅MOSFET形成负阻抗,当背栅MOSFET工作于放大状态时,前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、零损耗射频开关。
Description
技术领域
本实用新型属于半导体技术领域,涉及一种基于SOI(绝缘层上半导体工艺的漏源区介质/二极管隔离前栅P(N)-MOSFET(P(N)型金属-氧化物-半导体晶体管)射频开关超低损耗器件。
背景技术
SOI P(N)-MOS器件由于采用介质隔离,消除了闩锁效应,并且其独特的绝缘埋层结构,在很大程度上减少了器件的寄生效应,大大提高了电路的性能,具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势,被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI P(N)-MOSFET器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构,制作器件时在顶层单晶硅层形成器件的源,漏,沟道区等结构。该SOI P(N)-MOSFET器件正常工作时,源漏导通形成的沟道只在N(P)-型沟道区的顶层正表面,且为横向沟道,栅场板覆盖于栅氧化层上,导致通态功耗高,器件工作效率低,作为射频开关运用时损耗大,不利于提高器件和系统的整体性能。
实用新型内容
针对上述技术缺陷,本实用新型提出一种基于SOI工艺的漏源区介质/PN结隔离前栅P(N)-MOSFET射频开关超低损耗器件
为了解决上述技术问题,本实用新型的技术方案如下:
一种基于SOI工艺的漏源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件,包括P型半导体衬底1、埋氧化2、N型沟道区12、前栅MOSFET的P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13、P型漏区隔离区14、前栅MOSFET的P型源区3、背栅MOSFET的P型漏区16、P型源区隔离区15、深沟槽隔离区(4-1、4-2);埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、前栅MOSFET的P型源区3、背栅MOSFET的P型源区16、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13和P型漏区隔离区14、P型源区隔离区15的四周;
在紧靠N型沟道区12的一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型源区3和背栅MOSFET的P型源区16;在紧靠N型沟道区12的另一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13;在前栅MOSFET的P型漏区11和背栅MOSFET的P漏区13之间设置P型漏区隔离区14;在前栅MOSFET的P源区3和背栅MOSFET的P源区16之间设置P型源区隔离区15;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖前栅MOSFET的P型源区3顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、前栅MOSFET的P型源区3顶部一部分覆盖第一场氧化层5-1;在前栅MOSFET的P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的P型漏区11顶部一部分覆盖第三场氧化层5-3;在前栅MOSFET的P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;前栅MOSFET的P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;前栅MOSFET的P型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
一种基于SOI工艺的漏源区介质/PN结隔离前栅N-MOSFET射频开关超低损耗器件,包括P型半导体衬底1、埋氧化层2、P型沟道区12-1、前栅MOSFET的N型源区3-1、前栅MOSFET的N型漏区11-1、背栅MOSFET的N型漏区13-1、N型漏区隔离区14-1; 前栅MOSFET的N型源区3-1、背栅MOSFET的N型漏区16-1、N型源区隔离区15-1;深沟槽隔离区(4-1、4-2);埋氧化层2覆盖在P型半导体衬底1上, P型沟道区12-1设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12-1、前栅MOSFET的N型源区3-1、背栅MOSFET的N型源区16-1、前栅MOSFET的N型漏区11-1、背栅MOSFET的N型漏区13-1和N型漏区隔离区14-1、N型源区隔离区15-1的四周;
在紧靠P型沟道区12-1的一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型源区3-1和背栅MOSFET的N型源区16-1;在紧靠P型沟道区12-1的另一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型漏区11-1和背栅MOSFET的N型漏区13-1;在前栅MOSFET的N型漏区11-1和背栅MOSFET的N型漏区13-1之间设置N型漏区隔离区14-1;在前栅MOSFET的N型源区3-1和背栅MOSFET的N型源区16-1之间设置N型源区隔离区15-1;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12-1上,覆盖前栅MOSFET的N型源区3-1顶部的局部、P型沟道区12-1的顶部全部、前栅MOSFET的N型漏区11-1顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、前栅MOSFET的N型源区3-1顶部一部分覆盖第一场氧化层5-1;在前栅MOSFET的N型源区3-1顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的N型漏区11-1顶部一部分覆盖第三场氧化层5-3;在前栅MOSFET的N型漏区11-1顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;前栅MOSFET的N型源区3-1顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;前栅MOSFET的N型漏区11-1顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本实用新型的有益效果在于,将SOI P(N)-MOSFET器件源漏区进行改造,在源和漏区制造PN结或者介质电容,以基于SOI工艺的漏区介质/PN结隔离前栅P(N)-MOSFET射频开关超低损耗器件为例,源区结深较深,漏区中间植入N(P)型掺杂或者介质,形成PN结或介质电容,形成对在漏极施加直流电压的隔离,通过体、背栅偏置设置、通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅P(N)-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅MOSFET作为开关开态应用下的射频损耗降低,甚至形成零损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、零损耗射频开关。
这种器件具有P(N)-MOSFET源和漏区直流信号隔离的特点,以单一器件、形成超低损耗开关应用,相比于采用补偿电路设计方法,具有更低的功耗、更小面积、更低成本,同时兼容于标准SOI工艺,工艺易于实现等特点。
附图说明
图1为一种基于SOI工艺的漏源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件;
图2为一种基于SOI工艺的漏源区介质/PN结隔离前栅N-MOSFET射频开关超低损耗器件。
具体实施方式
下面将结合附图和具体实施例对本实用新型做进一步的说明。
如图1所示,一种基于SOI工艺的漏源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件,包括P型半导体衬底1、埋氧化2、N型沟道区12、前栅MOSFET的P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13、P型漏区隔离区14、前栅MOSFET的P型源区3、背栅MOSFET的P型漏区16、P型源区隔离区15、深沟槽隔离区(4-1、4-2);埋氧化层2覆盖在P型半导体衬底1上,N型沟道区12设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、前栅MOSFET的P型源区3、背栅MOSFET的P型源区16、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13和P型漏区隔离区14、P型源区隔离区15的四周;
在紧靠N型沟道区12的一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型源区3和背栅MOSFET的P型源区16;在紧靠N型沟道区12的另一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13;在前栅MOSFET的P型漏区11和背栅MOSFET的P漏区13之间设置P型漏区隔离区14;在前栅MOSFET的P源区3和背栅MOSFET的P源区16之间设置P型源区隔离区15;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上,覆盖前栅MOSFET的P型源区3顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、前栅MOSFET的P型源区3顶部一部分覆盖第一场氧化层5-1;在前栅MOSFET的P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的P型漏区11顶部一部分覆盖第三场氧化层5-3;在前栅MOSFET的P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;前栅MOSFET的P型源区3顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;前栅MOSFET的P型漏区11顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
如图2所示,一种基于SOI工艺的漏源区介质/PN结隔离前栅N-MOSFET射频开关超低损耗器件,包括P型半导体衬底1、埋氧化层2、P型沟道区12-1、前栅MOSFET的N型源区3-1、前栅MOSFET的N型漏区11-1、背栅MOSFET的N型漏区13-1、N型漏区隔离区14-1; 前栅MOSFET的N型源区3-1、背栅MOSFET的N型漏区16-1、N型源区隔离区15-1;深沟槽隔离区(4-1、4-2);埋氧化层2覆盖在P型半导体衬底1上, P型沟道区12-1设置在埋氧化层2上,深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕P型沟道区12-1、前栅MOSFET的N型源区3-1、背栅MOSFET的N型源区16-1、前栅MOSFET的N型漏区11-1、背栅MOSFET的N型漏区13-1和N型漏区隔离区14-1、N型源区隔离区15-1的四周;
在紧靠P型沟道区12-1的一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型源区3-1和背栅MOSFET的N型源区16-1;在紧靠P型沟道区12-1的另一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型漏区11-1和背栅MOSFET的N型漏区13-1;在前栅MOSFET的N型漏区11-1和背栅MOSFET的N型漏区13-1之间设置N型漏区隔离区14-1;在前栅MOSFET的N型源区3-1和背栅MOSFET的N型源区16-1之间设置N型源区隔离区15-1;一薄层横向氧化层作为栅氧化层9设置在P型沟道区12-1上,覆盖前栅MOSFET的N型源区3-1顶部的局部、P型沟道区12-1的顶部全部、前栅MOSFET的N型漏区11-1顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上;
在深沟槽隔离区4-1顶部全部、前栅MOSFET的N型源区3-1顶部一部分覆盖第一场氧化层5-1;在前栅MOSFET的N型源区3-1顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的N型漏区11-1顶部一部分覆盖第三场氧化层5-3;在前栅MOSFET的N型漏区11-1顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;前栅MOSFET的N型源区3-1顶部的其余部分覆盖金属层作为源电极6,源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7,栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;前栅MOSFET的N型漏区11-1顶部的其余部分覆盖金属层作为漏电极10,漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。
本实用新型将SOI P(N)-MOSFET器件源漏区进行改造,在源和漏区制造PN结或者介质电容,以基于SOI工艺的漏区介质/PN结隔离前栅P(N)-MOSFET射频开关超低损耗器件为例,源区结深较深,漏区中间植入N(P)型掺杂或者介质,形成PN结或介质电容,形成对在漏极施加直流电压的隔离,通过体、背栅偏置设置、通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态,前栅P(N)-MOSFET漏区交流信号会耦合到背栅MOSFET上,由于背栅MOSFET工作于导通状态,该结构对前栅MOSFET开态下的阻抗形成调整、使前栅MOSFET作为开关开态应用下的射频损耗降低,甚至形成零损耗射频开关;当器件自热效应产生、导致背栅MOSFET形成负阻抗时,或当背栅MOSFET工作于放大状态时,则前栅耦合信号可直接得到放大,并补偿前栅开态下的能量损耗,形成超低、零损耗射频开关。
以上所述仅是本实用新型的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本实用新型构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本实用新型保护范围内。
Claims (2)
1.一种基于SOI工艺的漏源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、N型沟道区(12)、前栅MOSFET的P型源区(3)、前栅MOSFET的P型漏区(11)、背栅MOSFET的P型漏区(13)、P型漏区隔离区(14)、前栅MOSFET的P型源区(3)、背栅MOSFET的P型漏区(16)、P型源区隔离区(15)、深沟槽隔离区(4-1、4-2);埋氧化层(2)覆盖在P型半导体衬底(1)上,N型沟道区(12)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕N型沟道区(12)、前栅MOSFET的P型源区(3)、背栅MOSFET的P型源区(16)、前栅MOSFET的P型漏区(11)、背栅MOSFET的P型漏区(13)和P型漏区隔离区(14)、P型源区隔离区(15)的四周;
在紧靠N型沟道区(12)的一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型源区(3)和背栅MOSFET的P型源区(16);在紧靠N型沟道区(12)的另一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型漏区(11)和背栅MOSFET的P型漏区(13);在前栅MOSFET的P型漏区(11)和背栅MOSFET的P漏区(13)之间设置P型漏区隔离区(14);在前栅MOSFET的P源区(3)和背栅MOSFET的P源区(16)之间设置P型源区隔离区(15);一薄层横向氧化层作为栅氧化层(9)设置在N型沟道区(12)上,覆盖前栅MOSFET的P型源区(3)顶部的局部、N型沟道区(12)的顶部全部、前栅MOSFET的P型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、前栅MOSFET的P型源区(3)顶部一部分覆盖第一场氧化层(5-1);在前栅MOSFET的P型源区(3)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、前栅MOSFET的P型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在前栅MOSFET的P型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);前栅MOSFET的P型源区(3)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;前栅MOSFET的P型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。
2.一种基于SOI工艺的漏源区介质/PN结隔离前栅N-MOSFET射频开关超低损耗器件,其特征在于,包括P型半导体衬底(1)、埋氧化层(2)、P型沟道区(12-1)、前栅MOSFET的N型源区(3-1)、前栅MOSFET的N型漏区(11-1)、背栅MOSFET的N型漏区(13-1)、N型漏区隔离区(14-1); 前栅MOSFET的N型源区(3-1)、背栅MOSFET的N型漏区(16-1)、N型源区隔离区(15-1);深沟槽隔离区(4-1、4-2);埋氧化层(2)覆盖在P型半导体衬底(1)上, P型沟道区(12-1)设置在埋氧化层(2)上,深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕P型沟道区(12-1)、前栅MOSFET的N型源区(3-1)、背栅MOSFET的N型源区(16-1)、前栅MOSFET的N型漏区(11-1)、背栅MOSFET的N型漏区(13-1)和N型漏区隔离区(14-1)、N型源区隔离区(15-1)的四周;
在紧靠P型沟道区(12-1)的一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型源区(3-1)和背栅MOSFET的N型源区(16-1);在紧靠P型沟道区(12-1)的另一侧上下分别设置一个N型半导体区作为前栅MOSFET的N型漏区(11-1)和背栅MOSFET的N型漏区(13-1);在前栅MOSFET的N型漏区(11-1)和背栅MOSFET的N型漏区(13-1)之间设置N型漏区隔离区(14-1);在前栅MOSFET的N型源区(3-1)和背栅MOSFET的N型源区(16-1)之间设置N型源区隔离区(15-1);一薄层横向氧化层作为栅氧化层(9)设置在P型沟道区(12-1)上,覆盖前栅MOSFET的N型源区(3-1)顶部的局部、P型沟道区(12-1)的顶部全部、前栅MOSFET的N型漏区(11-1)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上;
在深沟槽隔离区(4-1)顶部全部、前栅MOSFET的N型源区(3-1)顶部一部分覆盖第一场氧化层(5-1);在前栅MOSFET的N型源区(3-1)顶部一部分、栅氧化层(9)一侧面、MOS栅(8)一侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)一侧面、栅氧化层(9)一侧面、前栅MOSFET的N型漏区(11-1)顶部一部分覆盖第三场氧化层(5-3);在前栅MOSFET的N型漏区(11-1)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4);前栅MOSFET的N型源区(3-1)顶部的其余部分覆盖金属层作为源电极(6),源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7),栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;前栅MOSFET的N型漏区(11-1)顶部的其余部分覆盖金属层作为漏电极(10),漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201320892066.7U CN203644791U (zh) | 2013-12-30 | 2013-12-30 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201320892066.7U CN203644791U (zh) | 2013-12-30 | 2013-12-30 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN203644791U true CN203644791U (zh) | 2014-06-11 |
Family
ID=50876016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201320892066.7U Expired - Fee Related CN203644791U (zh) | 2013-12-30 | 2013-12-30 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN203644791U (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103681789A (zh) * | 2013-12-30 | 2014-03-26 | 杭州电子科技大学 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
CN105322935B (zh) * | 2014-07-30 | 2018-07-06 | 英飞凌科技股份有限公司 | 智能半导体开关 |
-
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- 2013-12-30 CN CN201320892066.7U patent/CN203644791U/zh not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103681789A (zh) * | 2013-12-30 | 2014-03-26 | 杭州电子科技大学 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
CN103681789B (zh) * | 2013-12-30 | 2016-08-24 | 杭州电子科技大学 | 一种基于soi工艺的漏源区介质/pn结隔离前栅p/n-mosfet射频开关超低损耗器件 |
CN105322935B (zh) * | 2014-07-30 | 2018-07-06 | 英飞凌科技股份有限公司 | 智能半导体开关 |
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Granted publication date: 20140611 Termination date: 20141230 |
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