CN202796956U - 一种基于部分耗尽型soi工艺的esd保护结构 - Google Patents

Abstract

本实用新型涉及一种基于部分耗尽型SOI工艺的ESD保护结构，其使用SOI工艺中普通的增强型PMOS管，不需做衬底接触，使用PMOS管源端的P+/N阱寄生二极管对N阱进行偏置；PMOS管的栅极使用钳位电路进行偏置。提高了利用反向击穿原理进行ESD保护的能力。其优点是：本实用新型结构简单，在SOI/CMOS集成电路中占用版图面积小，使用方便，可以有效提高集成电路的ESD耐受水平。

Description

一种基于部分耗尽型SOI工艺的ESD保护结构

技术领域

本实用新型涉及一种基于部分耗尽型SOI工艺的ESD保护结构，属于集成电路技术领域。

背景技术

SOI技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。

根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件，当硅膜的厚度小于最大耗尽宽度时，称为全耗尽器件。

在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得SOI/ MOS器件具有功耗低等众多优点，比传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括：

1、无闩锁效应。SOI/MOS器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。

2、结构简单，工艺简单，集成密度高。SOI/MOS器件结构简单，不需要备制体硅CMOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。SOI/MOS器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。

3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在SOI/MOS器件中，由于埋氧化层的存在，源漏区和衬底无法形成PN结，寄生PN结电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的PN结寄生电容，并且不受等比例缩小的影响。

4、低功耗。SOI/MOS器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于SOI/MOS器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。

从ESD保护分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了器件的散热体积，所以器件的ESD保护能力大大减弱。

目前国际上对SOI工艺电路的ESD保护多采用两种方式：1、利用栅控二极管进行ESD保护，主要使用栅控二极管的正向导通的特性。2、采用动态开启的MOS管，主要使用MOS管和寄生栅控二极管同时导通。以上两种方式很难满足输入/输出端口多样的需求。

发明内容

本实用新型目的是克服现有技术的不足，提供一种基于部分耗尽型SOI工艺的ESD保护器件结构，基于部分耗尽型SOI工艺，使用增强型PMOS管，衬底浮置的结构，利用寄生的PNP三极管特性，提高了利用反向击穿进行ESD保护的器件能力。

按照本实用新型提供的技术方案，一种基于部分耗尽型SOI工艺的ESD保护结构，包括一个N型衬底PMOS管结构，所述N型衬底PMOS管结构包括栅极、P+源扩散区、P+漏扩散区、N阱、二氧化硅隔离区、埋氧层以及硅衬底，所述埋氧层位于硅衬底之上，所述P+源扩散区、P+漏扩散区、N阱和二氧化硅隔离区位于埋氧层之上；所述N阱位于P+源扩散区和P+漏扩散区之间，在P+源扩散区到N阱之间形成寄生二极管，二氧化硅隔离区包围所述P+源扩散区和P+漏扩散区；所述栅极位于N阱之上；所述P+源扩散区的引出端为PMOS管的源端，P+漏扩散区的引出端为PMOS管的漏端；栅极和PMOS管的源端之间连接钳位电路；PMOS管源端的寄生二极管对N阱进行偏置；PMOS管的栅极使用钳位电路进行偏置。

当用在输入压焊点和地之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接输入压焊点，漏端通过半导体金属铝与地连接，N阱的电位通过P+源扩散区与寄生二极管确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

当用在输入压焊点和电源之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接电源，漏端通过半导体金属铝连接输入压焊点，N阱的电位通过P+源扩散区与寄生二极管确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

本实用新型的优点是：本实用新型结构简单，在SOI/CMOS集成电路中占用版图面积小，使用方便，可以有效提高集成电路的ESD耐受水平。此结构与传统的SOI工艺ESD保护器件相比，应用范围广，如热插拔电路、混合电压兼容端口、电源-地之间的ESD保护。

附图说明

图1为本实用新型的器件结构剖面图。

图2为图1的电路原理图。

图3为本实用新型用于端口和地GND之间的PMOS器件剖面图。

图4为图3的电路原理图。

图5为本实用新型用于端口和电源VDD之间的PMOS器件剖面图。

图6为图5的电路原理图。

具体实施方式

下面将结合附图和实施例对本实用新型进行进一步描述。

如图1，2所示，本实用新型包括一个N型衬底PMOS管结构，所述N型衬底PMOS管结构包括：栅极（ploy栅）5、P+源扩散区4、P+漏扩散区6、N阱7、二氧化硅隔离区3、埋氧层（BOX）2以及硅衬底1，所述埋氧层2位于硅衬底1之上，所述P+源扩散区4、P+漏扩散区6、N阱7和二氧化硅隔离区3位于埋氧层2之上；所述N阱7位于P+源扩散区4和P+漏扩散区6之间，在P+源扩散区4到N阱7之间形成寄生二极管D1，二氧化硅隔离区3包围所述P+源扩散区4和P+漏扩散区6；所述栅极5位于N阱7之上；所述P+源扩散区4的引出端为PMOS管的源端，P+漏扩散区6的引出端为PMOS管的漏端；栅极5和PMOS管的源端之间连接钳位电路；PMOS管源端的寄生二极管D1对N阱7进行偏置；PMOS管的栅极5使用钳位电路进行偏置。

如图3，4所示，当用在输入压焊点和地之间进行ESD保护时，PMOS管的源端通过金属铝连接输入压焊点，漏端通过金属铝连接地GND，栅极和源端之间连接箝位电路。N阱7的电位通过P+源扩散区4与寄生二极管D1确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

如图5，6所示，用在输入压焊点和电源VDD之间进行ESD保护时，PMOS管的源端通过金属铝连接电源VDD，漏端通过金属铝连接输入压焊点，栅极和源端之间连接箝位电路。N阱7的电位通过P+源扩散区4与寄生二极管D1确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

栅极5在二氧化硅上淀积多晶硅；P+源扩散区4和P+漏扩散区6材料为在硅中注入硼元素，其深度到达埋氧层2；N阱7材料为在硅中注入磷元素，其深度到达埋氧层2；二氧化硅隔离区3材料为二氧化硅，其深度到达埋氧层2；埋氧层材料为二氧化硅；衬底1材料为高掺杂单晶硅，位于整个结构的最下方。

本实用新型的工作原理如下：首先，PMOS管的源端（P+源扩散区4）电压升高，PMOS管的衬底N阱7跟随源端电压，当PMOS管的源端-漏端电压差达到寄生横向PNP的发射极-集电极击穿电压基极开路，寄生横向PNP开始工作，直到PMOS管源端-漏端电流超过一定值，PMOS管发生损伤。

综上所述，本实用新型使用部分耗尽型SOI工艺中普通的增强型PMOS管，不需做衬底接触，使用PMOS管源端的P+/N阱寄生二极管D1对N阱进行偏置；PMOS管的栅极5使用钳位电路进行偏置。此结构利用寄生横向PNP，来提高器件的ESD保护能力。

Claims (3)

1. 一种基于部分耗尽型SOI工艺的ESD保护结构，其特征是：包括一个N型衬底PMOS管结构，所述N型衬底PMOS管结构包括栅极（5）、P+源扩散区（4）、P+漏扩散区（6）、N阱（7）、二氧化硅隔离区（3）、埋氧层（2）以及硅衬底（1），所述埋氧层（2）位于硅衬底（1）之上，所述P+源扩散区（4）、P+漏扩散区（6）、N阱（7）和二氧化硅隔离区（3）位于埋氧层（2）之上；所述N阱（7）位于P+源扩散区（4）和P+漏扩散区（6）之间，在P+源扩散区（4）到N阱（7）之间形成寄生二极管（D1），二氧化硅隔离区（3）包围所述P+源扩散区（4）和P+漏扩散区（6）；所述栅极（5）位于N阱（7）之上；所述P+源扩散区（4）的引出端为PMOS管的源端，P+漏扩散区（6）的引出端为PMOS管的漏端；栅极（5）和PMOS管的源端之间连接钳位电路；PMOS管源端的寄生二极管（D1）对N阱（7）进行偏置；PMOS管的栅极（5）使用钳位电路进行偏置。

2.如权利要求1所述的一种基于部分耗尽型SOI工艺的ESD保护结构，其特征是，当用在输入压焊点和地之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接输入压焊点，漏端通过半导体金属铝与地（GND）连接，N阱（7）的电位通过P+源扩散区（4）与寄生二极管（D1）确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

3.如权利要求1所述的一种基于部分耗尽型SOI工艺的ESD保护结构，其特征是，当用在输入压焊点和电源（VDD）之间进行ESD保护时，PMOS管的源端通过半导体金属铝连接电源（VDD），漏端通过半导体金属铝连接输入压焊点，N阱（7）的电位通过P+源扩散区（4）与寄生二极管（D1）确定，箝位电路确保当处于正常工作模式下，PMOS管处于关断状态。

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