CN103646946A - 一种模拟io静电放电电路 - Google Patents

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本发明涉及微电子学中的集成电路(IC：Integrated Circuit)静电放电(ESD：Electro-Static Discharge)保护设计技术领域，公开了一种模拟I/O(Input/Output)ESD电路，提供了一种低成本、易设计、高可靠性的适用于高性能敏感模拟信号的IO ESD电路。其特征在于，本发明基于兼容LDMOS(Laterally Diffused Metal-Oxide-Semiconductor)的CMOS工艺设计，其中LDMOS版图按照非ESD规则设计，即采用最小设计规则设计，易于设计实现；节省了SAB(silicide blocking)mask，节约了生产成本；LDMOS兼容CMOS工艺，该LDMOS器件采用标准CMOS工艺流程的silicide(金属硅化物)工艺加工；该模拟IO中节省了传统结构的二级保护电阻和二级保护器件，大幅度降低了输入寄生参数对敏感模拟信号的影响；LDMOS通过自身沟道开启完成静电放电，具有开启速度快、开启电压低的优势，可对芯片提供可靠的ESD保护。

Description

一种模拟IO静电放电电路
技术领域
本发明涉及一种模拟IO静电放电电路，适用于兼容LDMOS的CMOS工艺集成电路静电放电保护设计，尤其适用于低输入电阻要求的高可靠性敏感模拟信号IO的ESD保护设计。
背景技术
CMOS(Complementary Metal-Oxide-Semiconductor)工艺，即互补金属氧化物半导体工艺，是在PMOS和NMOS工艺基础上发展起来的，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CMOS集成电路。CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等众多优点。CMOS工艺目前已成为当前大规模集成电路的主流工艺技术，绝大部分集成电路都是用CMOS工艺制造的。但在高压功率电路设计方面，CMOS存在一定的局限性。
在高压功率集成电路中，采用LDMOS(Laterally Diffused Metal Oxide Semiconductor；横向扩散金属氧化物半导体)器件可以满足耐高压、实现功率控制等方面的要求，常用于功率电路，并且兼容于CMOS工艺，因而被广泛采用并集成于CMOS工艺。LDMOS是一种横向扩散结构的功率器件，器件结构如图2所示。该器件是在漏区域注入两次(203-204)，一次注入浓度较大(典型注入剂量1015/cm-2)的砷(As)，另一次注入浓度较小(典型剂量1013/cm-2)的硼(B)。注入之后再进行一个高温推进过程，由于硼扩散比砷快，所以硼沿着横向扩散得更远，延伸到栅极POLY(206)边界，在栅极POLY(206)和漏极注入(210)之间形成一个低浓度N型漂移区(203)，可以增加该器件的击穿电压。因此，当LDMOS漏端(210)接高压时，漂移区(203)由于是高阻，能够承受更高的电压。
因此CMOS工艺设计的电路中，针对高压高功率的应用需求，常常采用LDMOS器件做耐高压器件，在这种应用中，其IO单元也自然需要用LDMOS器件设计，本发明即针对解决这种高压高功率需求的兼容了LDMOS的CMOS工艺的IO ESD设计。
集成电路从生产到封装、测试、运输、应用，整个生命周期都会面临各种难以预知的静电环境，对集成电路造成静电损伤。所以集成电路不仅要能够满足设计的功能要求，同时还要具有一定水平的静电防护能力。通常静电通过集成电路的IO管脚进入集成电路，造成集成电路的损伤，所以集成电路的静电保护常常设计在IO单元中，在IO单元中将静电安全地放掉，从而可以保护整个集成电路免受ESD损伤。
集成了LDMOS的CMOS工艺中，传统模拟IO电路如图3所示，由连接在PAD(304)与GND(302)之间LDMOS(306)，和连接在PAD(304)与VDD(301)之间的P型Diode(305)构成一级ESD保护结构，由输入电阻(308)和LDMOS(309)构成二级ESD保护结构。一级ESD保护结构主要进行静电放电，但由于传统结构中，一级ESD器件采用衬底体器件开启放电的方式，其开启电压比较高，威胁到内部电路，所以需要二级ESD保护结构对内部电路进行局部的钳位保护。集成电路加工过程中，对应每个工艺步骤都需要一块光罩(mask)进行加工控制，传统IO设计中，针对静电放电，LDMOS(306、309)和P型Diode(305)需要额外单独增加SAB(silicide blocking)mask，用于增加漏极镇流电阻，提高体器件导通均匀性，从而提高其自身的ESD可靠性，同时需要按照ESD设计规则设计，如增加漏极接触孔到栅极之间的距离，至少2um以上，这需要占用很大的芯片版图面积。
集成了LDMOS的CMOS工艺的传统模拟IO电路有如下几个缺点：
1.输入电阻(308)会影响到敏感模拟信号的传递，导致输入到CORE(303)的电压与PAD(304)上的输入电平不一致，不适合高性能敏感模拟IO的应用；
2.由于LDMOS器件是与CMOS器件兼容设计的，通常LDMOS(306)用于静电放电，由于该器件存在低浓度掺杂的漂移区(203)，其击穿电压非常高，因而ESD开启电压也非常高，通常在20V以上，而内部电路却存在普通的低压CMOS器件，其击穿电压较低，通常在9V-13V。所以可能内部器件已经发生击穿失效，但该ESD器件LDMOS(306)还没有开启放电，因而没有起到静电保护的作用；
3.为ESD设计而单独增加的SAB(salicide blocking)mask，增加了制造成本；
4.LDMOS(306、309)需要按照ESD设计规则设计，增加了设计难度，增加了版图面积。
发明内容
为了解决上述问题，本发明公开的模拟IO静电放电电路，通过LDMOS的沟道进行放电，不仅自身具有足够的ESD可靠性，同时开启速度快，开启电压低，可以对内部电路提供足够的保护能力；采用最小设计规则设计，易于设计实现；节省了SAB mask，节约了生产成本；基本没有输入寄生电阻，可保证敏感模拟信号的正确传递。
本发明的模拟IO由LDMOS(106)和P型Diode(105)构成，LDMOS连接在IO PAD(104)与GND(102)之间，提供PAD与GND之间的ESD保护，LDMOS的源极和衬底接于GND(102)，漏极接于IO PAD(104)，栅极接于RC延迟电路(107-108)；P型Diode连接在IO PAD(104)与VDD(101)电源之间，提供PAD与电源之间的ESD保护，Diode的阳极接于IO PAD(104)，阴极接于电源VDD(101)。
该模拟IO中的LDMOS(106)采用最小设计规则设计，由CMOS标准silicide工艺加工制造，节省了ESD设计专用的SAB mask，其沟道宽度取值范围为1000um-4000um。
其中LDMOS(106)的栅极由RC延迟单元驱动，电阻R(107)由多晶电阻或者有源电阻构成，电容C(108)由PMOS栅电容构成，电阻R(107)连接于LDMOS(106)的栅极和GND(102)之间，电容C(108)连接于LDMOS(106)的栅极和VDD(101)之间，RC乘积的取值范围为150nS-1000nS。
该模拟IO单元从PAD(104)至内部core(103)电路之间，直接由金属连接，节省了传统电路中二级保护电路，可最大程度上降低寄生电阻，满足高性能模拟信号应用要求。
附图说明
下面结合附图，对本发明进行详细描述
图1本发明的LDMOS模拟I/O静电放电电路结构图；
图2LDMOS器件剖面图；
图3传统模拟IO电路结构。
具体实施方式
本发明所述是一种模拟IO静电放电电路，基于集成LDMOS的CMOS工艺，易于实现，节约加工成本，可对高性能模拟IO提供可靠的ESD保护，实施方案如下：
如图1，P型Diode(105)连接在IO PAD(104)与电源VDD(101)之间，提供IO PAD(104)到电源VDD(101)之间的静电放电保护，当IO PAD(104)相对于电源VDD(101)出现正向的静电时，P型Diode(105)正向导通，安全地实现静电放电；当IO PAD(104)相对于电源VDD(101)出现负向的静电时，P型Diode(105)将反向击穿，安全地实现静电放电。
该模拟IO中的LDMOS(106)由于采用沟道放电而非传统的衬底体器件放电，所以可以采用最小设计规则设计，而非ESD设计规则设计，因此可以运用芯片加工厂(Foundry)提供的物理设计工具(PDK)进行自动化设计，易于设计实现。同时节省了传统ESD器件设计中的SAB(silicide blocking)mask，因此可以节省该mask，降低了生产成本，兼容于标准CMOSsilicide工艺。LDMOS(106)的沟道宽度取值范围为1000um-4000um，可以保证足够的ESD保护能力，由于其采用最小设计规则设计，相对采用ESD设计规则可节省一定面积。
本发明中，连接在IO PAD(104)和GND(102)之间的LDMOS(106)可实现IO PAD与GND之间的静电放电，当IO PAD相对于GND出现负向的静电时，其衬底与漏极之间寄生的Diode会正向开启放电；而当IO PAD相对于GND出现正向的静电时，将采用LDMOS(106)的表面沟道(channel)进行静电放电，LDMOS(106)的栅极电压影响着LDMOS沟道的开启或关闭状态，因此其栅极电压的控制电路极为重要。
如图1中，通过连接在电源VDD和GND之间的RC电路可实现对LDMOS(106)的栅极电压的控制。当IO PAD相对于GND出现正向的静电时，P型Diode(105)将被正向导通，因此VDD也会被充电到高电位(其电位比IO PAD低约0.7V)，由于ESD脉冲上升很快，而该RC延迟取值为150nS-1000nS，远远大于ESD脉冲上电时间2nS-10nS，所以ESD脉冲上电后，RC尚未完成充电，此时RC延迟电路将输出高电位到LDMOS(106)的栅极，由此LDMOS(106)沟道开启，进行静电放电。由于RC乘积取值为150nS-1000nS，也大于ESD脉冲宽度130nS-170nS，所以可以保证在整个ESD脉冲时间内，LDMOS(106)的沟道始终处于开启状态从而充分完成静电放电。
本发明的LDMOS采用RC控制的沟道放电，所以栅极电压超过其阈值(如0.7V)后，沟道即开启进行放电，因此静电放电开启速度快，开启电压低。同时由于其沟道由RC延迟电路控制，当电路处于正常工作时，电源处于稳定状态，RC延迟电路将保持输出低电平，LDMOS的沟道保持关闭，因此不影响电路的正常工作。
由于传统结构中的二级保护电路采用串联电阻结构，该串联电阻影响了敏感模拟信号的传递，导致外部IO PAD(104)电平与传递至内部core(103)的电平存在偏差，因此传统模拟IO不适用于高性能敏感模拟IO设计。因此本发明的另一个有益处在于，该模拟IO单元从PAD(104)至内部core(103)电路之间，直接由金属连接，节省了传统电路中二级保护电路，因此基本没有输入寄生电阻，可以满足高性能敏感模拟信号的应用要求。
本发明的模拟IO静电放电电路，通过LDMOS的沟道进行放电，不仅自身具有足够的ESD可靠性，同时可以对内部电路提供足够的保护能力，不影响电路的正常工作；采用最小设计规则设计，易于设计实现；节省了SAB mask，节约了生产成本；基本没有输入寄生电阻，可保证敏感模拟信号的正确传递。

Claims (4)

1.一种模拟IO静电放电电路，其特征在于该电路由LDMOS106和P型Diode105构成，LDMOS连接在IO PAD104与GND102之间，提供PAD与GND之间的ESD保护，LDMOS的源极和衬底接于GND102，漏极接于IO PAD104，栅极接于RC延迟电路；P型Diode连接在IO PAD104与VDD101电源之间，提供PAD与电源之间的ESD保护，Diode的阳极接于IO PAD104，阴极接于电源VDD101。
2.如权利要求1所述的电路，其特征在于LDMOS106采用最小设计规则设计，由CMOS标准Silicide工艺加工制造，节省了ESD设计专用的silicide blocking mask，其沟道宽度取值范围为1000um-4000um。
3.如权利要求1所述的电路，其特征在于LDMOS106的栅极由RC延迟电路驱动，电阻R107由多晶电阻或者有源电阻构成，电容C108由PMOS栅电容构成，电阻R107连接于LDMOS106的栅极和GND102之间，电容C108连接于LDMOS106的栅极和VDD101之间，RC乘积的取值范围为150nS-1000nS。
4.如权利要求1所述的电路，其特征在于该IO单元从PAD104至内部CORE103电路之间，直接由金属连接，节省了传统电路中二级保护电路，可最大程度上降低寄生电阻，满足高性能模拟信号应用要求。
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