KR930700978A - 반도체 장치 제조공정 - Google Patents

반도체 장치 제조공정

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Abstract

내용 없음.

Description

반도체 장치 제조공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 게이트와 기판위치에서 실리콘 기판상의 게이트 형성과 다음의 산화물층의 형성을 보여주는 본 발명의 단면도이다.
제5도는 제4도의 산화물층 위이 질화물층 형성의 단면도이다.
제6도는 측벽 스페이서가 제5도의 산화물 및 질화물 증 에칭후에 남아있는 본 발명 장치의 게이트 영역의 단면도이다.
제7도는 상기 측벽 스페이서 상에서 질화물 나머지 제거후의 제6도 장치의 단면도이다.

Claims (16)

  1. 소스 및 드레인이 게이트 밑의 채널 영역에 인접한 기판에서 형성되고, 상기 기판에 형성된 게이트를 갖는 반도체 장치 제조공정에 있어서, 상기 기판과 게이트 위에 등각 산화물 층을 증착하는 단계와, 상기 산화물 층위에 등각 질화물 층을 증착하는 단계와, 상기 기판의 부분이 노출될 때까지, 그러나, 측벽 스페이서를 형성하기 위해 상기 게이트의 각측에 인접한 산화물 부분에 남아있고, 각각의 스페이서가 그로부터 남아있는 질화물 층의 부분을 가지는 등방적으로 상기 질화물과 산화물층을 선택적으로 에칭하는 단계와, 산화물 스페이서 하부에 노출되도록 각각의 스페이서 상에 남아있는 상기 질화물 층의 부분을 에칭 백을 선택적으로 제거하는 단계를 구비하고, 여기서 상기 산화물 스페이서 각각은 제1폭을 가지는 상부 부분과, 제2폭을 가지는 베이스 부분을 가지며, 계단 형태를 형성하기 위해 상부 부분을 밑에 부분적으로 존재하고, 상기 제1폭은 상기 산화물 층의 두께와 대략 같고 제2폭은 상기 산화물 및 질화물 층의 두께 합과 거의 동일하며, 상기 노출된 기판위에 상승 폴리실리콘 층을 형성하는 단계와, 제1에너지 레벨로 제1에너지를 주입하는 단계를 구비하고, 여기서 제1이온은 상기 상승 폴리실리콘 층과 상기 상승 폴리실리콘 층 밑의 기판과 상기 기판내에 제1도프된 영역을 형성하기 위해 상기 산화물 스페이서의 하부 계단 부분내로 주입되고, 상기 제1에너지 레벨보다 낮은 에너지 레벨인 제2에너지 레벨로 제2이온을 주입하는 단계를 구비하고 상기 제2이온은 거의 상승 폴리실리콘층과 상기 상승 폴리실리콘 층 밑의 기판에서 제2도프된 영역을 형성하기 의해 산화물 스페이서로 주입되며 상기 가볍게 도프된 정확한 위치와 이중-도프된 소스 및 드레인을 형성하는 무겁게 도프된 영역을 제공하며, 상기 소스 및 드레인이 또한 기판내로 확산되지만 상기 소스 및 드레인은 상기 게이트 밑의 채널 영역에 거의 연장되지 않는 주입된 소스 및 드레인을 어니얼링 하는 단계를 구비하는 반도체 장치 제조 공정.
  2. 제1항에 있어서, 상기 제1도프된 영역은 n-주입에 의해 얻어진 n-영역이며 상기 제2도프된 영역은 n+주입에 의해 얻어진 n+영역인 반도체 장치 제조공정.
  3. 제2항에 있어서, 상기 n+영역을 형성하기 위해 상기 이온을 주입하는 단계는 상기 n-영역을 형성하기 위해 제1이온을 주입하는 단계 이전에 이루어지는 반도체 장치 제조공정.
  4. 제1항에 있어서, 상기 제1도프된 영역은 p-영역이며 상기 제2도프된 영역은 p+주입에 의해 얻어진 p+영역인 반도체 장치 제조공정.
  5. 제4항에 있어서, 상기 p+영역을 형성하기 위해 제2이온을 주입하는 단계는 상기 p+영역을 형성하기 위해 제1이온을 주입하는 단계 이전에 이루어지는 반도체 장치 제조공정.
  6. 기판에 형성된 n-채널 장치 및 p-채널 장치를 가지며, 상기 n-채널 ＜ p-채널 장치 각각은 상기 기판에 각각 형성된 게이트를 가지며, 소스 및 드레인은 상기 기판중 각각의 하나의 밑의 채널 영역에 인접한 기판에서 형성되는, 보상-금속-산화물 반도체(CMOS)직접 회로 제조공정에 있어서, 상기 기판 및 게이트 위에 등각 산화물층을 증착하는 단계와, 상기 산화물 층위에 등각 질화물 층을 증착하는 단계와, 상기 질화물 층을 등방적으로 선택적으로 에칭하는 단계와 상기 기판의 부분이 노출되지만, 상기 측벽 스페이서를 형성하기 위해 상기 게이트의 각 측벽에 인접한 상기 산화물 층의 부분에 남아있고, 상기 각각의 스페이서는 그로부터 남아있는 상기 질화물 층의 부분을 가지는, 상기 등방적인 산화물 증을 선택적으로 에칭하는 단계와, 상기 산화물 스페이서 각각은 제1폭을 가지는 상부 부분과, 제2폭을 가지며 계단형을 형성하기 위해 상부부분 밑에 부분적으로 된 베이스 부분을 가지고, 산화물 스페이서 및에 노출하기 위해 각각의 스페이서상에 남아있는 상기 질화물 층의 부분을 선택적 에칭-백에 의해 제거되는 단계를 구비하며, 상기 제1폭은 상기 산화물 층의 두께와 거의 동일하며 상기 제2폭은 상기 산화물 및 질화물 층의 두께 합과 거의 동일하며, 상기 노출된 기판위에 상승 폴리실리콘 층을 형성하는 단계와, 상기 상승 폴리실리콘 층과 상기 상승 폴리실리콘 층 밑의 기판 및 상기 기판내에 n-도프된 영역을 형성하기 위해 상기 n-채널 장치의 산화물 스페이서의 하부 계단 부분내로 n-이온을 주입하는 제1에너지 레벨로 n-이온을 주입하는 단계와, 상기 제1에너지 레벨보다 하부 에너지 레벨은 제2에너지 레벨로 n+이온을 주입하는 단계를 구비하고, 여기서, 상기 n+이온은 상기 상승 폴리실리콘 층과 상기 n-채널 장치의 상승 폴리실리콘 층 밑의 기판내에 n+도프된 영역을 형성하기 위해 상기 산화물 스페이서로 주입되며, 상기 n+이온은 상기 n-채널 게이트에 인접한 산화물 스페이서 각각의 베이스 부분에 의해 거의 차단되고, p-이온은 상승 폴리실리콘 층과 상기 상승 폴리실리콘 층 밑의 기판과 상기 기판내에 p-도프된 영역을 형성하기 위해 상기 p-채널 장치의 산화물 스페이서 각각의 하부 계단형 부분으로 주입된, 제3에너지 레벨로 p-이온을 주입하는 단계와, 제3에너지 레벨보다 낮은 에너지 레벨인 제4에너지 레벨로 p+이온을 주입하는 단계를 구비하며, 여기서 상기 p+이온은 상승 폴리실리콘 층과 상승 폴리실리콘층 및 상기 p-채널 장치의 상승 폴리실리콘 층 밑의 시판내에 p+도프 영역을 형성하기 위해 산화물 스페이서로 주입되며, 상기 p+이온은 상기 pn-채널 게이트에 인접하여 산화물 스페이서 각각의 베이스 부분에 의해 차단되며, 상기 스페이서의 디멘죤 오차는 n-채널 및 p-채널 장치 각각에 대해 이중 도프된 소스 및 드레인을 형성하는 도프된 영역의 정확한 위치에 대해 제공되며, 상기 소스 및 드레인은 기판으로 확산되며, 상기 소스 및 드레인은 그들 각각의 게이트 밑의 채널 영역으로 실제로 연장되지 않는 주입된 소스 및 드레인을 어니얼링 하는 단계를 구비하는 CMOS 집적 회로 제조공정.
  7. 제6항에 있어서, 상기 n+도프된 영역을 형성하기 위해 상기 n+이온을 주입하는 단계는 n-도프된 영역을 형성하기 위해 n-이온 주입 단계 이전에 이루어지는 CMOS 집적 회로 제조공정.
  8. 제7항에 있어서, 상기 p+도프된 영역을 형성하기 위한 p+이온을 주입 단계는 p-도프된 영역을 형성하기 위해 p-이온 주입 단계 이전에 이루어지는 CMOS 집적 회로 제조공정.
  9. 제6항에 있어서, 상기 산화물 층의 두께는 대략 100-1000Å이며 상기 질화물 층의 두께는 대략 100-1000Å인 CMOS 집적 회로 제조공정.
  10. 반도체 기판상에 제조된 집적 회로 장치에 있어서, 상기 기판상에 형성된 절연 게이트와 상기 게이트 밑의 채널 영역을 가지며 서브미크론 디멘죤 오차를 제공하기 위한 개선은 상기 게이트의 측벽에 인접하여 형성된 산화물 스페이서를 가지며, 산화물 층의 증착에 의해 형성된 산화물 스페이서는 100-1000Å범위의 두께를 가지며, 100-1000Å범위의 두께를 가진 질화물 층의 증착에 따라, 상기 기판의 부분이 노출될때까지 상기 게이트의 각 측벽에 인접한 산화물 층의 부분에 남아있도록 상기 질화물 및 산화물 층의 비등방성 에칭을 선택하고, 상기 질화물 층의 선택적 에칭후에 상기 스페이서에 남아있는 질화물 층의 부분을 제거하고 각각의 스페이서는 제1폭을 가지는 상부부분과 제2폭을 가지는 베이스 부분을 가지며, 상기 제1폭은 대략 상기 산화물층의 두께와 동일하고 상기 제2폭은 상기 산화물 및 질화물 층의 두께 합과 대략 동일하고, 상승 폴리실리콘 층은 노출된 기판위에서 형성되고, 이중 도프된 소스 및 드레인 영역은 상기 채널 영역에 인접한 기판에 배치되고, 제1이온은 제1에너지 레벨로 주입되고, 제1이온은 상기 폴리실리콘 층 밑의 기판의 부분과 상기 스페이서의 베이스 부분을 포함하는 소스 및 드레인 영역에 주입되고 제 2이온은 제1에너지 레벨보다 낮은 에너지 레벨인 제2에너지 레벨로 주입되고 상기 제2이온은 실제로 상기 스페이서의 베이스 부분에 의해 차단되며, 다음의 상기 소스 및 드레인 영역의 어니얼링은 상기 기판내의 도프된 영역에 확산되고, 상기 제2도프된 영역은 상기 제1도프된 영역에 의해 상기 채널 영역으로 부터 분리되는 집적 회로장치.
  11. 소스 및 드레인 영역이 게이트 밑의 채널 영역에 인접한 기판에 형성되고 상기 기판에 형성된 게이트를 갖는 서브미크론 디멘죤 반도체 장치 제조공정에 있어서, 상기 기판과 게이트 위에서 100-1000Å범위의 두께를 가지는 등각 산화물 층을 증착하는 단계와, 상기 산화물 층 위에 100-1000Å의 범위 두께를 가지는 등각 질화물 층을 증착하는 단계와, 상기 기판의 부분이 노출될 때까지, 상기 측벽 스페이서를 형성하기 위해 게이트의 각 측벽에 인접한 산화물 부분에 남아있는 등방적인 상기 질화물 및 산화물을 선택적으로 에칭하며, 각각의 스페이서는 그로부터 남아있는 질화물 층의 부분을 가지며, 하부 산화물 스페이서를 노출하기 위해 상기 스페이서 각각에 남아있는 상기 질화물 층 부분 선택적 에칭 백에 의해 제거하며, 상기 산화물 스페이서 각각은 제1폭을 갖는 상부 부분과, 제2폭을 가지는 베이스 부분을 가지며 부분적으로 계단 형채를 형성하기 위해 상부 부분 및에 있으며, 상기 제1폭은 상기 산화물 층의 두께에 의해 결정되고 제2폭은 상기 산화물 및 질화물 층의 두께 합에 의해 결정되며, 상기 노출된 기판위에 상승 폴리실리콘 층을 형성하고, 상기 폴리실리콘 층은 상기 등각 산화물 층의 두께보다 적은 두께를 가지며, 상기 제1이온은 상기 기판내에 제1도프된 영역을 형성하기 위해 상기 산화물 스페이서의 하부 계단 부분 및의 기판내에 적어도 주입되는, 제1에너지 레벨로 제1이온을 주입하며, 상기 기판내의 제2도프된 영역을 형성하기 위해 산화물 스페이서와 상승 폴리실리콘 층내에서 제2에너지 레벨로 제2이온을 주입하는 것과, 상기 스페이서의 디멘죤 오차는 상기 서브 미크론 디멘죤 반도체 장치용으로 이중 도프된 소스 및 드레인을 형성하는 도프된 영역의 정확한 위치를 제공하며, 상기 소스 및 드레인은 또한 기판에서 확산되며, 상기 소스 및 드레인 각각은 상기 소스 및 드레인은 게이트 밑의 채널 영역에 실제로 연장되지 않으며 상기 기판 밑의 채널로부터 제2도프된 영역을 분리하는 제1도프 영역을 가지는 주입된 소스 및 드레인을 어니얼링 하는 것을 포함하는 서브미크론 디멘죤 반도체 장치 제조공정.
  12. 제11항에 있어서, 상기 제1도프된 영역은 n-주입에 의해 얻어진 n-영역이며 제2도프된 영역은 n+주입에 의해 얻어진 n+영역인 서브미크론 디멘죤 반도체 장치 제조공정.
  13. 제12항에 있어서, 상기 n+영역을 형성하기 위해 제1이온을 주입하는 단계를 n-영역을 형성하기 위해 제1이온을 주입하는 단계 이전에 이루어지는 서브미크론 디멘죤 반도체 장치 제조공정.
  14. 11항에 있어서, 상기 제1도프된 영역은 p-주입에 의해 얻어진 p-영역이며 제2도프된 영역은 p+주입에 의해 얻어진 p+영역인 서브미크론 디멘죤 반도체 장치 제조공정.
  15. 제14항에 있어서, 상기 p+영역을 형성하기 위한 제2이온 주입 단계는 상기 p+영역을 형성하기 위한 제1이온을 주입 단계 이전에 이루어지는 서브미크론 디멘죤 반도체 장치 제조공정.
  16. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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