KR940010545B1 - 반도체 장치의 제조방법 - Google Patents
반도체 장치의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 종래 기술로 제작된 트랜지스터 구조를 나타내는 단면도.
제 2 도는 본 발명의 실시예에 따르는 트랜지스터 제조 공정의 단면도이다.
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 반도체 장치를 제작함에 있어서 얕은 접합(shallow junction)을 용이하게 형성시키며, 소오스/드레인(S/D) 영역 아래의 디플리션(depletion)영역 형성을 막아줌으로써 반도체 장치의 동작 특성 및 속도를 향상시켜 주는 반도체 장치의 제조방법에 관한 것이다.
최근 반도체 장치가 고집적화 되어감에 따라 미세 패턴 가공 기술에 대한 연구가 활발히 진행되고 있으며, 특히 대용량 메모리 셀에서는 MOSFET의 기본요소 중의 하나인 억세스 트랜지스터의 채널 길이와 폭이 모두 줄어들고 있는 추세이다. 채널 길이가 줄어들 경우 쇼트 채널(short channel) 효과등에 의하여 정상적인 트랜지스터 특성을 얻기가 어려운데, 이를 위하여 접합 깊이를 얕게 만드는 얕은 접합 기술이 필수로 되었다.
그러나, MOSFET의 경우 억세스 트랜지스터 제작 공정 후 열처리가 많이 요구되는 MOSFET 커패시터(Capacitor)를 제작하기 때문에 얕은 접합 기술 자체만으로는 작은 트랜지스터를 제작하기 어려운 실정이며, 이를 해결하기 위하여 트랜지스터의 S/D 영역을 기판 실리콘 위로 확장시킨 구조가 연구되어 왔다.
이러한 것으로 선택적인 실리콘 성장을 이용한 스프레드 소오스/드레인(Spread Source/Drain, SSD) MOSFET가 개발되었다. 이것은 야마다(T. Yamada)등의 논문[Spread Source/Drain (SSD) MOSFET Using Selective Silicon Growth for 64Mbit DRAMS, 1EDM, 89, 35PP-38PP]에 실려있다. 여기서는 S/D 영역이 선택적인 실리콘 성장기술을 사용하여 올려져 있다. 게이트와 필드(field)를 넘어서 실리콘의 측면의 성장 때문에, 콘택 영역은 게이트와 필드를 덮을 수 있다.
게다가, 올려진 S/D 구조에 의한 얕은 S/D 접합은 게이트 길이와 아이솔레이션(isolation) 폭의 감소를 실현시킨다. 그 결과로서 MOSFET은 전체 점유 면적을 최소화할 수 있다.
이하 첨부한 도면에 따라 종래 기술을 설명한다.
제 1 도는 종래의 기술로 제작된 트랜지스터 구조를 보여주고 있다.
반도체 기판(1)상에 통상의 방법으로 소자 분리 영역(2)을 형성한 후 게이트 산화막(3)과 게이트 전극(5)을 형성하고 패터닝(patterning)한 다음 N- 이온주입을 행한다. 그 다음 산화막 스페이서(spacer)(9)를 형성하고 S/D 영역(11)에 선택적으로 실리콘층을 성장시킨 다음 상기 성장된 실리콘층에 기판과 반대형의 불순물을 주입하여 연장된 S/D 영역(13)을 형성시키는 공정으로 되어 있다.
상기한 공정을 고찰하여 보면, 기판(1)으로부터 S/D 영역(13)이 올라와 있기 때문에 이후 공정에서 열처리가 많이 가해지더라도 실리콘층(13)의 두께를 조절함으로써 얕은 접합 형성이 가능하며 N+(또는 P+) 영역의 확산 저항값을 접합 깊이에 관계없이 자유롭게 조절할 수 있는 장점이 있다. 그러나, S/D 영역 아래에 기판과 접합 N+-P 접합은 그대로 형성되어 있어 접합 커패시턴스 면에서는 개선이 되지 않으며 접합 커패시턴스가 크면 트랜지스터의 동작 속도가 저하되는 문제점이 있다.
여기서, CDB와 CSB는 접합 커패시턴스를 나타낸 것으로 CDB는 드레인 대 기판의 접합 커패시턴스, CSB는 소오스 대 기판의 접합 커패시턴스를 의미한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 S/D 영역 아래에 산화막을 형성시킴으로써 얕은 접합과 무관하게, 접합 커패시턴스가 작고 저항값이 낮은 개선된 반도체 장치의 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 소자 분리 영역을 형성하고 게이트 산화막, 게이트 전극 물질, 층간 절연막 및 질화막을 순차적으로 형성하고 이를 패터닝하여 게이트전극을 형성하는 공정, 게이트 전극을 마스크로 하여 기판과 반대 도전형의 이온을 기판으로 주입하여 이온 주입 영역을 형성하는 공정, 산화막 및 질화막 스페이서를 상기 게이트 전극 측벽에 형성하는 공정, 상기 질화막 스페이서를 마스크로 하여 노출된 상기 이온 주입 영역의 기판 실리콘을 선택적으로 식각하는 공정, 기판을 산화시켜 이온 주입 영역위에 산화막을 형성시키는 공정, 및 질화막 스페이서를 제거한 다음 S/D 영역을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명한다.
제 2a ∼ 2d 도는 본 발명에 따르는 MOS 트랜지스터의 제조 공정도를 보여주고 있다.
제 2a 도를 참조하면 반도체 기판(1) 상에 통상적인 방법으로 소자 분리 영역(2)을 형성하고 게이트 산화막(3), 게이트 전극 물질(5), 층간 절연막(7) 및 질화막(8)을 순차적으로 형성한다. 여기서 상기 층간 절연막은 CVD 방법으로 산화막을 500∼2000Å 증착시키며 상기 질화막은 300∼1,500Å 범위의 두께를 갖도록 한다. 그 다음 사진 식각 기술을 이용하여 게이트전극을 형성하고 기판과 반대 도전형의 이온을 게이트 전극을 마스크로 하여 기판으로 주입시켜 N+이온주입 영역(11)을 형성한다. 이때 각도(angle) 이온 주입을 사용하면 새도우(shadow) 현상을 피할 수 있다.
그후 제 2b 도를 참조하면 산화막을 형성시킨후 비등방성 방법으로 식각하여 산화막 스페이서(9)를 형성하고 동일한 방법으로 질화막 스페이서(10)를 형성한 다음 질화막 스페이서(10)를 마스크로 하여 N+이온주입 영역(11)의 기판 실리콘을 일부 식각하여 노출된 이온주입 영역(12)을 제거한다.
여기서 상기 산화막 스페이서는 500∼1,500Å 범위의 두께를 갖도록 하며 상기 질화막 스페이서도 500∼1,500Å으로 조절한다.
이때 질화막 스페이서(10)를 형성하기 전에 이온주입 영역 위에 잔류하는 산화막을 완전 제거하기 위한 식각 공정을 포함하는 것이 바람직하다.
제 2c 도에서는 습식 또는 건식 산화법으로 노출된 이온주입 영역(12)에 산화막(14)을 500∼2,000Å 형성한다.
제 2d 도를 참조하면 질화막 스페이서(10)를 습식 또는 건식 식각법으로 제거하고 이에 의해 노출된 이온 주입 영역(12')에 선택적으로 실리콘 층을 형성시킨 후 기판과 반대 도전형의 불순물을 이온 주입하여 S/D 영역(15)을 형성시킨다.
상기한 S/D 영역(15)은 폴리실리콘을 침적 및 패터닝하여 형성될 수도 있고, 상기한 노출된 이온주입영역(12')을 시이드(seed)로 하여 선택적으로 실리콘 층을 형성시킬 수도 있다.
상기 S/D 영역의 실리콘 막(15)의 두께 및 크기를 조절하면 S/D의 저항을 조절할 수 있으며, 따라서 속도 향상을 꾀할 수 있다.
또한 상기 본 발명의 경우 S/D 영역(15) 아래의 산화막(14) 영역에는 접합이 형성되지 않기 때문에 접합 커패시턴스에 의한 트랜지스터의 동작 속도 저하가 일어나지 않음을 알 수 있다.
본 발명에 의하면 MOS 트랜지스터를 제작함에 있어서 S/D 영역 아래에 산화층을 형성시킴으로써 얕은 접합 형성이 가능하며 접합 커패시턴스를 줄일 수 있고 채널 길이를 짧게 할 수 있으므로 고집적화가 가능할 뿐만 아니라 트랜지스터의 동작 속도가 향상되며 종래의 접합을 통한 누설전류를 완전히 차단할 수 있는 잇점이 있다.
Claims (13)
- 반도체 기판 상에 소자 분리 영역을 형성하고 게이트 산화막, 게이트 전극 물질, 층간 절연막 및 질화막을 순차적으로 형성하고 이를 패터닝하여 게이트 전극을 형성하는 공정, 게이트 전극을 마스크로 하여 기판과 반대 도전형의 이온을 기판으로 주입하여 이온 주입 영역을 형성하는 공정, 산화막 및 질화막 스페이서를 상기 게이트 전극 측벽에 형성하는 공정, 상기 질화막 스페이서를 마스크로 하여 노출된 상기 이온 주입 영역의 기판 실리콘을 선택적으로 식각하는 공정, 기판을 산화시켜 이온 주입 영역 위에 산화막을 성장시키는 공정, 및 질화막 스페이서를 제거한 다음 소오스/드레인 영역을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 층간 절연막은 산화막으로 형성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서, 상기 층간 절연막은 CVD 방법으로 형성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서, 상기 층간 절연막은 500∼2,000Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 300∼1,500Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 산화막 스페이서 형성 공정은 CVD 방법으로 산화막을 침적하고 건식 식각법으로 상기 층간 절연막 위의 질화막 측벽이 노출되도록 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 6 항에 있어서, 상기 산화막 스페이서는 500∼1,500Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 6 항에 있어서, 상기 산화막 스페이서 형성후, 상기 이온 주입 영역 위에 있는 잔류 산화막을 제거하기 위한 식각 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 질화막 스페이서 형성 공정은 질화막을 침적하고 건식 식각법으로 상기 층간 절연막 위의 패턴된 질화막의 표면이 노출되도록 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서, 상기 질화막 스페이서는 500∼1,500Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 이온 주입 영역 위에 형성된 산화막은 습식 또는 건식 산화법으로 500∼2,000Å 범위의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역 형성 공정은 상기 질화막 스페이서의 제거에 의해 노출된 이온 주입 영역의 실리콘을 시이드로 하여 실리콘 층을 선택적으로 성장시키는 공정과, 기판과 반대 도전형의 불순물을이온 주입하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 소오스/드레인 영역 형성 공정은 상기 질화막 스페이서의 제거에 의해 노출된 이온 주입 영역의 폴리실리콘층을 형성하고, 패터닝한 후 기판과 반대 도전형의 불순물을 이온 주입하는 공정으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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